CN104731161A - 低功率设备的堆叠时钟分布 - Google Patents

Abstract

本发明描述了时钟分布设备和时钟分布方法的实施例。在一个实施例中，时钟分布设备包括；堆叠时钟驱动器电路，配置为对输入时钟信号执行时钟信号充电再循环，所述输入时钟信号在不同电压范围之间摆；以及负载电路。堆叠时钟驱动器电路包括堆叠驱动器电路，所述堆叠驱动器电路配置为生成在不同电压范围之间摆动的输出时钟信号。负载电路包括不同半导体类型的负载网络。每个负载网络配置为由输出时钟信号之一驱动。还描述了其他实施例。

Description

低功率设备的堆叠时钟分布

技术领域

本发明的实施例总体上涉及电子硬件和用于操作电子硬件的方法，并更具体地，涉及时钟电路和用于操作时钟电路的方法。

背景技术

电子电路的功耗是电子电路的关键的性能度量。对于低功率嵌入设备(例如微控制器和传感器、智能卡和医疗设备)，降低功耗对于设备的性能是关键的。例如，一些数字设备的时钟分布网络可以是引起数字设备的总功耗的显著部分(例如，高达50％)的原因。在诸如微控制器、非接触式智能卡、以及助听器之类的电路中，功率的显著部分消耗在时钟线路上。时钟分布网络中的总功率耗散归因于漏电流、短路和动态功耗。时钟分布网络中由漏电流引起的功耗通常相对较小。然而，时钟分布网络通常具有高切换行为和较大切换电容，较大切换电容引起时钟线路中的显著动态功耗。例如，因为时钟信号的高切换行为或线路/线电容和终端容性负载，在时钟线路中消耗功率。此外，大量切换时钟缓冲器可以引起时钟分布网络中可察觉的短路功耗。降低电子电路的时钟分布网络中的功耗能够降低电子电路的总功耗。因此，需要降低电子电路中时钟分布网络的功耗。

发明内容

描述了时钟分布设备和时钟分布方法的实施例。在一个实施例中，时钟分布设备包括：堆叠时钟(stacked clock)驱动器电路，配置为对在不同的电压范围之间摆动的输入时钟信号执行时钟信号充电再循环(charge recycling)；以及负载电路。堆叠时钟驱动器电路包括被配置为生成在不同电压范围之间摆动的输出时钟信号的堆叠驱动器电路。负载电路包括不同半导体类型的负载网络。每个负载网络配置为由输出时钟信号之一来驱动。相比于传统的时钟分布设备，该时钟分布设备执行充电/能量再循环来提高能量效率并降低时钟线路中的功耗。还描述了其他实施例。

在实施例中，时钟分布的方法，包括：对在不同电压范围之间摆动的输入时钟信号执行时钟信号充电再循环，包括生成在不同电压范围之间摆动的输出时钟信号；并由输出时钟信号之一来驱动不同半导体类型的多个负载网络的每一个。

在实施例中，时钟分布设备，包括：堆叠时钟驱动器电路，配置为对输入时钟信号执行时钟信号充电再循环，以及负载电路，包括仅具有PMOS晶体管的PMOS负载网络和仅具有NMOS晶体管的NMOS负载网路。堆叠时钟驱动器电路包括：第一半驱动器电路，配置为接收在电压阈值与电压阈值的一半之间摆动的第一输入时钟信号，并生成在电压阈值和电压阈值的一半之间摆动的第一输出时钟信号；以及第二半驱动器电路，与第一半驱动器电路相连，并配置为接收在电压阈值的一半与零之间摆动的第二输入时钟信号，并生成在电压阈值的一半与零之间摆动的第二输出时钟信号。PMOS负载网络被配置为由第一输出时钟信号驱动。NMOS负载网络被配置为由第二输出时钟信号来驱动。

根据以下结合附图、通过本发明原理示例描述的详细描述，本发明的实施例的其他方面和优点将显而易见。

附图说明

图1是根据本发明的实施例的IC设备的示意框图。

图2示出了图1中示出的堆叠时钟驱动器电路的实施例。

图3示出了图1中示出的半摆幅(swing)至全摆幅转换器的实施例。

图4示出了图1中示出的IC设备的实施例。

图5示出了图4中示出的IC设备的时钟信号的一些示例。

图6示出了根据发明的实施例的时钟分布方法的处理流程图。

图7是示出了根据发明的另一实施例的时钟分布方法的处理流程图。

贯穿说明书，类似的附图标记可以用于标识类似的元件。

具体实施方式

将容易理解：如这里通常描述的以及在所附的附图中示出的实施例的组件可以用多种不同配置来布置和设计。因此，如附图中表示的，各种实施例的以下详细描述不旨在限制本公开的范围，而只代表各种实施例。尽管在附图中呈现实施例的各方面，但是附图不必按比例绘制，除非特殊指示。

应在仅作为示意性而非限制性的所有方面考虑所描述的实施例。因此，本发明的范围由所附权利要求而非由该详细描述来指示。其范围内将包含权利要求的等价的含义和范围内的全部变化。

贯穿本说明书，对特征、优点的的引用或类似语言不意味着可以利用本发明实现的全部特征和优点应当是任意单个实施例或者在任意单个实施例中。相反，引用特征和优点的语言被理解为意味着：在至少一个实施例中包括结合实施例描述的特定特征、优点或特性。因此，贯穿该说明书可以对特征和优点的讨论或类似语音可以但不必指代相同实施例。

此外，所描述的本发明特征、优点和特性可以在一个或更多个实施例中按照任何合适的方式来组合。本领域技术人员根据这里的描述将认识到，本发明可以在无需具体实施例的特定特征或优点的一个或更多个的情况下来实践。在其他实例中，可以在特定实施例中认识到未出现在本发明的全部实施例中的附加特征和优点。

贯穿本说明书，对“一个实施例”、“实施例”的引用或类似语言意味着：在至少一个实施例中包括结合所指示的实施例描述的具体特征、结构或特性。因此，贯穿本说明书，短语“在一个实施例中”、“在实施例中”和类似的语言可以但不必均指代相同实施例。

图1是根据本发明的实施例的IC设备100的示意框图。图1中示出的实施例中，IC设备包括时钟源电路102、堆叠时钟驱动器电路104和负载电路106。IC设备可以用于各种应用中，例如汽车应用、通信应用、工业应用、医疗应用、计算机应用和/或消费者或家用电器应用。IC设备可以在基板(例如半导体晶片或印刷电路板(PCB))中实现。在实施例中，IC设备被封装为半导体IC芯片。IC设备可以包括在微控制器中，微控制器可以用于例如设备控制、识别和/或无线通信中。在一些实施例中，IC设备包括在非接触式智能卡或助听器中。尽管IC设备100在图1中示为包括特定组件，但是在一些实施例中，IC设备包括更少或更多的组件以实现更少的或更多的功能。例如，IC设备可以包括串联连接的时钟缓冲器。

相比于使用全摆幅时钟信号驱动负载的传统IC设备，图1中示出的IC设备100例如通过将全摆幅时钟信号转换为半摆幅时钟信号并使用半摆幅时钟信号驱动负载元件，来降低由于高切换行为或者由于高负载电容引起的时钟线路中的功耗。例如，图1中示出的IC设备将在0和“VDD”之间的电压的全摆幅时钟信号转换为在0和“VDD/2”之间以及“VDD/2”和“VDD”之间的半摆幅时钟信号，并使用这些半摆幅时钟信号来分别驱动负载元件。由于IC设备可以对低摆幅时钟定时操作，因此可以降低时钟线路上的功耗。因此，可以降低IC设备的总功耗。相比于传统堆叠逻辑电路，图1中示出的IC设备100可以在用于降低时钟线路中的功耗的半摆幅时钟域和用于高性能的全摆幅时钟域二者中操作。具体地，IC设备的部分(例如，堆叠时钟驱动器电路104)在半摆幅时钟域中操作，而IC设备的关键路径(例如，时钟源电路102和负载电路106的高性能组件)在全摆幅时钟域中操作。此外，IC设备使用堆叠电路来再循环充电，这改进了节能芯片操作。可以在无需明确电平移动逻辑电路的基于全静态CMOS的解决方案来实现IC设备。

降低数字功耗的传统技术(例如电源电压缩放方法或者降低的电源电压操作(通常仅提供有限的益处。为了最小化与功率管理基础设施有关的系统复杂度，数字逻辑电路和存储器通常是相同电源域的一部分，以避免维持附加功率域的开销。在一些情况中，具有低性能要求的系统的部分可以以较低电源电压操作以节省能源。然而，存在生成附加电源的开销。通常，开销与该附加电源的所需电流驱动能力成比例。此外，可以需要额外的电平转换逻辑电路来将信号从一个电压域变换到另一电压域。此外，数字系统的较高性能电路部分通常消耗最多功率。

再次参照图1，IC设备100的时钟源电路102包括全摆幅时钟源108和全摆幅至半摆幅转换器110。全摆幅时钟源被配置为生成全摆幅时钟信号。在一个实施例中，全摆幅时钟源被配置为生成在0瓦特和电压阈值之间切换的时钟信号。全摆幅至半摆幅转换器被配置为将时钟信号从全摆幅时钟信号转换为半摆幅时钟信号。在实施例中，全摆幅至半摆幅转换器被配置为：将来自全摆幅时钟源的时钟信号转换为半摆幅时钟信号，该半摆幅时钟信号在0瓦特和电压阈值的一半之间和电压阈值的一半和电压阈值之间切换。

IC设备的堆叠时钟驱动器电路104被配置为：对在不同的电压范围之间摆动的输入时钟信号执行时钟信号充电再循环。在实施例中，堆叠时钟驱动器电路包括：多个堆叠驱动器电路，配置为生成在不同电压范围之间摆动的输出时钟信号。图1中示出的实施例中，堆叠时钟驱动器电路104包括：第一半驱动器电路112和第二半驱动器电路114。堆叠时钟驱动器电路允许对时钟信号的充电/能量再循环，以提高IC设备的能量效率。具体地，第一半驱动器电路和第二半驱动器电路具有类似的切换行为。因此，堆叠时钟驱动器电路的一半所需的充电与堆叠时钟驱动器电路的另一半所需的充电相同，这实现了第一半驱动器电路和第二半驱动器电路之间的充电再循环。因为来自堆叠时钟驱动器电路的一半的充电可以重新用于对堆叠时钟驱动器电路的另一半进行充电，因此可以降低IC设备100的功耗。充电再循环导致流经第一半驱动器电路和第二半驱动器电路的电流之间的最小差异。因此，可以利用较低驱动电压来驱动堆叠时钟驱动器电路，这降低了短路电流和泄露以及电压开销(例如，给静态电流消耗)。例如，可以使用全摆幅时钟信号的最大摆幅电压的一半的驱动电压来驱动堆叠时钟信号驱动器电路。

图2示出了图1中示出的堆叠时钟驱动器电路104的实施例。图2中示出的堆叠时钟驱动器电路204是图1中示出的堆叠时钟驱动器电路104的一个可能实施例。然而，图1中示出的堆叠时钟驱动器电路104不限于图2中示出的实施例。

图2中示出的实施例中，堆叠时钟驱动器电路204包括上半驱动器电路212和下半驱动器电路214。上半驱动器电路包括与电源电压“VDD”以及与驱动电压“VDD/2”耦合的两个反相器220、230。上半驱动器电路的每个反相器220或230包括PMOS晶体管222、232以及NMOS晶体管224、234。上半驱动器电路接收在电压“VDD/2”和电压“VDD”之间摆动的输入时钟信号，并生成在电压“VDD/2”和电压“VDD”之间摆动的输出时钟信号。下半驱动器电路214包括与地和驱动电压“VDD/2”耦合的两个反相器240、250。下半驱动器电路的每个反相器240或250包括PMOS晶体管242、252和NMOS晶体管244、254。下半驱动器电路接收在零和电压“VDD/2”之间摆动的输入时钟信号，并生成在零和电压“VDD/2”之间摆动的输出时钟信号。上半驱动器电路和下半驱动器电路具有类似的切换行为。堆叠时钟驱动器电路的一个分区所需的充电等同于堆叠时钟驱动器电路的另一分区所需的充电，这使充电再循环。充电再循环引起流经上半驱动器电路和下半驱动器电路的电流之间的最小差异。因此，堆叠时钟驱动器电路可以利用具有“VDD/2”电压的电压源驱动，这将引起非常有限的开销。

相比于传统的非堆叠驱动器电路，堆叠时钟驱动器电路204不引起附加的负载组件或电容。具体地，堆叠时钟驱动器电路的负载电容被分解为P-网电容和N-网电容。上半驱动器电路212和下半驱动器电路214的每一个驱动P-网电容或N-网电容。堆叠时钟驱动器电路的总驱动电容与传统非堆叠时钟驱动器电路的总驱动电容相同。因此，相比于传统的非堆叠驱动器电路，堆叠时钟驱动器电路204不会导致负载电容的额外开销。

返回图1，IC设备100的负载电路106包括半摆幅至全摆幅转换器116和全摆幅负载模块118。堆叠时钟驱动器电路104和半摆幅至全摆幅转换器形成时钟分布设备120。负载电路可以用一个或更多个互补金属氧化物半导体(CMOS)反相器、NAND、NOR和/或其他合适的半导体元件实现。在一个实施例中，负载电路包括不同半导体类型的多个负载网络。在该实施例中，每个负载电路配置为由来自堆叠时钟驱动器电路104的输出时钟信号之一来驱动。例如，在半摆幅至全摆幅转换器中，可以将终端负载分解为PMOS负载网络和NMOS负载网络。PMOS负载网络可以包括一个或更多个PMOS晶体管，而NMOS负载网络可以包括一个或更多个NMOS晶体管。在实施例中，PMOS负载网络仅包括PMOS晶体管而NMOS负载网络仅包括NMOS晶体管。NMOS负载网络可以由在0至VDD/2之间摆动的信号来驱动。类似地，PMOS负载网络可以由在VDD/2至VDD之间摆动的信号来驱动。图1中示出的实施例中，上半驱动器驱动PMOS负载网络并且下半驱动器电路驱动NMOS负载网络。

图3中示出了图1中示出的半摆幅至全摆幅转换器116的实施例。图3中示出的半摆幅至全摆幅转换器316是图1中示出的半摆幅至全摆幅转换器116的一种可能实施例。然而，图1中示出的半摆幅至全摆幅转换器116不限于图3中示出的实施例。图3中示出的实施例中，半摆幅至全摆幅转换器316包括PMOS网络320和NMOS网络330。PMOS网络320包括与电源电压“VDD”耦合的四个PMOS晶体管322、324、326、328。PMOS网络的每个PMOS晶体管接收在电压“VDD/2”和电压“VDD”之间摆动的输入时钟信号。NMOS网络330包括与地耦合的四个NMOS晶体管332、334、336、338。PMOS网络的每个NMOS晶体管接收在零和电压“VDD/2”之间摆动的输入时钟信号。半摆幅至全摆幅转换器316生成在零和电压“VDD”之间摆动的全摆幅输出时钟信号。

返回图1，负载电路106的全摆幅负载模块118可以操作为IC设备100的时钟下沉点。传统负载(例如，触发器(flip-flop)可以在全摆幅负载模块中使用。例如，传统时钟电路的现有库元件(例如，触发器)可以通过修改触发器的输入缓冲器而在全摆幅负载模块118中使用。因此，IC设备100可以与传统数字时钟定时方法兼容，并且完全集成在具有标准数据库的设计流和设计基础设施中。

相比于传统时钟逻辑电路，图1中示出的IC设备100可以在用于降低时钟线路中的功耗的半摆幅时钟域130和用于高性能的全摆幅时钟域132二者中操作。具体地，堆叠时钟驱动器电路104利用半摆幅时钟信号在半摆幅时钟域130中操作，而负载电路106的全摆幅源108和全摆幅负载模块118利用全摆幅时钟信号在全摆幅时钟域132中操作。

图4中示出了图1中示出的IC设备100的实施例。图4中示出的IC设备400是图1中示出的IC设备100的一种可能实施例。然而，图1中示出的IC设备100不限于图4中示出的实施例。图4中示出的实施例中，IC设备400包括时钟源408、全摆幅至半摆幅转换器410、堆叠时钟驱动器电路404以及半摆幅至全摆幅转换器416。IC设备400的电压源电路430包括具有电源电压“VDD”的电压源430和具有电源电压“VMID”的电压源434，VMID等于VDD的一半。

时钟源408是具有0和VDD之间的信号摆动的时钟信号源。图4中示出的实施例中，时钟源408包括电压源440、与电源电压“VDD”耦合的PMOS晶体管442和与地耦合的NMOS晶体管444。时钟源408生成全摆幅输入时钟信号“clock_input”(在0和VDD之间摆动)，向全摆幅至半摆幅转换器410输出该全摆幅输入时钟信号“clock_input”。

全摆幅至半摆幅转换器410将全摆幅时钟输入信号“clock_input”拆分为分别由具有0-VDD/2和VDD/2-VDD信号摆幅的“clkl0”以及“clkh0”表示的两个等分部分。图4中示出的实施例中，全摆幅至半摆幅转换器410包括与电源电压“VDD”耦合的PMOS晶体管446、448，与地耦合的NMOS晶体管450、452。PMOS晶体管446、448以及NMOS晶体管450、452接收全摆幅时钟输入信号“clock_input”，并生成分别具有0-VDD/2和VDD/2-VDD信号摆幅的半摆幅信号“clkl0”和“clkh0”。将电源电压“VMID”供给在PMOS晶体管448和NMOS晶体管450之间的节点454。

堆叠时钟驱动器电路404从半摆幅至全摆幅转换器410接收时钟信号“clkl0”和“clkh0”，并生成两个半摆幅时钟信号“clkl”和“clkh”。图4中示出的堆叠时钟驱动器电路404与图2中示出的堆叠时钟驱动器电路相同或类似。图4中示出的实施例中，堆叠时钟驱动器电路404包括上半驱动器电路412和下半驱动器电路414。上半驱动器电路412包括与电源电压“VDD”耦合的PMOS晶体管456、458和与驱动电压“VMID”耦合的NMOS晶体管460、462。PMOS晶体管456和NMOS晶体管460形成反相器而PMOS晶体管458和NMOS晶体管462形成另一反相器。时钟信号“clkh1”从PMOS晶体管456和NMOS晶体管460形成的反相器输出至由PMOS晶体管458和NMOS晶体管462形成的反相器。时钟信号“clkh”从PMOS晶体管458和NMOS晶体管462形成的反相器输出至半摆幅至全摆幅转换器416。下半驱动器电路414包括与驱动电压“VMID”耦合的PMOS晶体管464、466，以及与地耦合的NMOS晶体管468、470。PMOS晶体管464和NMOS晶体管468形成反相器而PMOS晶体管466和NMOS晶体管470形成另一反相器。时钟信号“clkl1”从PMOS晶体管464和NMOS晶体管468形成的反相器输出至PMOS晶体管466和NMOS晶体管470形成的反相器。时钟信号“clkl”从PMOS晶体管466和NMOS晶体管470形成的反相器输出至半摆幅至全摆幅转换器416。将电源电压“VMID”供给PMOS晶体管464和NMOS晶体管460之间的节点472以及PMOS晶体管466和NMOS晶体管462之间的节点474。

半摆幅至全摆幅转换器416将两个半摆幅时钟信号“clkl”和“clkh”转换为全摆幅(0-VDD)信号，“flip-flop_int”。半摆幅至全摆幅转换器包括耦合至电源电压“VDD”的PMOS晶体管476，以及耦合至地的NMOS晶体管478。PMOS晶体管476和NMOS晶体管478形成触发电路，其输出全摆幅时钟信号“flip_flop_int”。

图5示出了图4中示出的IC设备400的时钟信号的示例电压。具体地，图5示出了由时钟源408生成的全摆幅时钟信号“clock_input”、由全摆幅至半摆幅转换器410生成的的半摆幅时钟信号“clkl0”、“clkh0”、由堆叠时钟驱动器电路404生成的半摆幅时钟信号“clkl”和“clkh”、以及由半摆幅至全摆幅转换器416生成的全摆幅时钟信号“flip_flop_int”。如图5中示出的，随着来自时钟信号的输入时钟信号降低至VDD的一半，时钟线路上的信号摆幅降低。因此，时钟线路上的总功耗降低至少一半。此外，因为充电再循环在堆叠时钟驱动器电路中实现，因此来自堆叠时钟驱动器电路的一半的充电主要由堆叠时钟驱动器电路的另一半来使用。因此，时钟线路中的功耗进一步降低。

图6是示出了根据本发明的实施例的时钟分布方法的处理流程图。在块602处，对输入时钟信号执行时钟信号充电再循环，输入时钟信号在不同的电压范围之间摆动。生成在不同电压范围之间摆动的输出时钟信号。在块604处，由输出时钟信号之一驱动不同半导体类型的负载网络的每一个。

图7是示出根据本发明的另一实施例的时钟分布方法的处理流程图。在块702处，在堆叠时钟驱动器电路处(例如，图1中示出的堆叠时钟驱动器电路104或者图2中示出的堆叠时钟驱动器电路204)接收半摆幅输入时钟信号。半摆幅输入时钟信号可以包括：在电压阈值和电压阈值的一半之间摆动的第一半摆幅输入时钟信号，以及在电压阈值的一半与零之间摆动的第二半摆幅输入时钟信号。在块704处，使用堆叠时钟驱动器电路生成半摆幅输出时钟信号。半摆幅输出时钟信号可以包括：在电压阈值和电压阈值的一半之间摆动的第一半摆幅输出时钟信号，以及在电压阈值的一半和零之间摆动的第二半摆幅输出时钟信号。在块706处，使用PMOS负载网络(例如，图3中示出的PMOS网络320)和NMOS负载网络(例如，图3中示出的NMOS网络330)将半摆幅输出时钟信号转换为全摆幅时钟信号。PMOS网络的每个PMOS晶体管可以接收第一半摆幅输出时钟信号，而NMOS网络的每个NMOS晶体管可以接收第二半摆幅输出时钟信号。在块708处，使用全摆幅时钟信号来驱动触发电路或其他负载组件。

尽管以特定顺序示出并描述这里的方法的操作，但是可以改变方法的操作顺序，以便用相反顺序来执行特定操作或者以便特定操作可以至少部分地与其他操作同时执行。在另一实施例中，不同操作的指令或子操作可以用间断的和/或交替方式来实现。

此外，尽管已经描述或示出的本发明的特定实施例包括这里已经描述的或示出的若干组件，但是本发明的其他实施例可以包括更少或更多的组件以实现更少或更多的特征。

此外，尽管已经描述并示出了本发明的具体实施例，但是本发明不限于这样描述和示出的特定形式和布置的部分。本发明的范围由其所附权利要求或者其等价物来定义。

Claims (20)

1.一种时钟分布设备，所述时钟分布设备包括：

堆叠时钟驱动器电路，配置为对在不同电压范围之间摆动的输入时钟信号执行时钟信号充电再循环，其中堆叠时钟驱动器电路包括多个堆叠驱动器电路，所述多个堆叠驱动器电路配置为生成在不同电压范围之间摆动的输出时钟信号；以及

负载电路，包括不同半导体类型的多个负载网络，其中每个负载网络配置为由输出时钟信号之一驱动。

2.根据权利要求1所述的时钟分布设备，其中堆叠驱动器电路包括：

第一半驱动器电路，配置为接收在电压阈值和电压阈值的一半之间摆动的第一输入时钟信号，并生成在电压阈值和电压阈值的一半之间摆动的第一输出时钟信号；以及

第二半驱动器电路，与第一半驱动器电路相连，并配置为接收在电压阈值的一半与零之间摆动的第二输入时钟信号，并生成在电压阈值的一半与零之间摆动的第二输出时钟信号。

3.根据权利要求2所述的时钟分布设备，其中第一半驱动器电路包括多个反相器，所述多个反相器与等于电压阈值的第一电源电压和等于电压阈值一半的第二电源电压相耦合。

4.根据权利要求3所述的时钟分布设备，其中第二半驱动器电路包括多个反相器，所述多个反相器与第二电源电压和地相耦合。

5.根据权利要求4所述的时钟分布设备，其中第一半驱动器电路和第二半驱动器电路的每个反相器包括PMOS晶体管和NMOS晶体管。

6.根据权利要求1所述的时钟分布设备，其中负载网络配置为将来自堆叠时钟驱动器电路的输出时钟信号转换为在大于所述不同电压范围中的每一个的电压范围之间摆动的时钟信号。

7.根据权利要求6所述的时钟分布设备，其中来自堆叠时钟驱动器电路的输出时钟信号是半摆幅信号，而转换后的时钟信号是全摆幅时钟信号。

8.根据权利要求6所述的时钟分布设备，其中来自堆叠时钟驱动器电路的输出时钟信号在电压阈值和电压阈值的一半以及在电压阈值的一半和零之间摆动，并且转换后的时钟信号在电压阈值和零之间摆动。

9.根据权利要求1所述的时钟分布设备，其中负载网络包括PMOS负载网络和NMOS负载网络。

10.根据权利要求8所述的时钟分布设备，其中PMOS负载网络包括至少一个PMOS晶体管，并且NMOS负载网络包括至少一个NMOS晶体管。

11.根据权利要求8所述的时钟分布设备，其中PMOS负载网络包括与等于电压阈值的电源电压相耦合的PMOS晶体管，并且NMOS负载网络包括与地相耦合的NMOS晶体管。

12.根据权利要求1所述的时钟分布设备，其中负载网络仅包括：仅具有PMOS晶体管的PMOS负载网络和仅具有NMOS晶体管的NMOS负载网络。

13.一种集成电路IC设备，包括权利要求1所述的时钟分布设备以及时钟源电路，所述时钟源电路配置为生成堆叠时钟驱动器电路的输入时钟信号。

14.根据权利要求13所述的IC设备，其中所述时钟源电路包括：

全摆幅时钟源，配置为生成全摆幅时钟信号；以及

全摆幅至半摆幅转换器，配置为将全摆幅时钟信号转换为堆叠时钟驱动器电路的输入时钟信号，所述堆叠时钟驱动器电路的输入时钟信号是半摆幅时钟信号。

15.一种时钟分布方法，所述方法包括：

对在不同电压范围之间摆动的输入时钟信号执行时钟信号充电再循环，包括生成在不同电压范围之间摆动的输出时钟信号；以及

由输出时钟信号之一来驱动不同半导体类型的多个负载网络中的每一个。

16.根据权利要求15所述的方法，其中生成输出时钟信号包括：

接收在电压阈值和电压阈值的一半之间摆动的第一输入时钟信号，并生成在电压阈值和电压阈值的一半之间摆动的第一输出时钟信号；以及

接收在电压阈值的一半与零之间摆动的第二输入时钟信号，并生成在电压阈值的一半与零之间摆动的第二输出时钟信号。

17.根据权利要求15所述的方法，其中驱动多个负载网络中的每一个包括：将输出时钟信号转换为在大于所述不同电压范围中的每一个的电压范围之间摆动的时钟信号。

18.根据权利要求17所述的方法，其中所述输出时钟信号是半摆幅信号，而转换后的时钟信号是全摆幅信号。

19.根据权利要求17所述的方法，其中所述负载网络包括PMOS负载网络和NMOS负载网络。

20.一种时钟分布设备，所述时钟分布设备包括：

堆叠时钟驱动器电路，配置为对输入时钟信号执行时钟信号充电再循环，其中堆叠时钟驱动器电路包括：

第一半驱动器电路，配置为接收在电压阈值和电压阈值的一半之间摆动的第一输入时钟信号，并生成在电压阈值和电压阈值的一半之间摆动的第一输出时钟信号；以及

第二半驱动器电路，与第一半驱动器电路相连，并配置为接收在电压阈值的一半与零之间摆动的第二输入时钟信号，并生成在电压阈值的一半与零之间摆动的第二输出时钟信号；以及

负载电路，包括仅具有PMOS晶体管的PMOS负载网络和仅具有NMOS晶体管的NMOS负载网络，其中PMOS负载网络配置为由第一输出时钟信号驱动，并且NMOS负载网络配置为由第二输出时钟信号驱动。