CN104715733A - 移位寄存器单元、驱动电路和方法、阵列基板和显示装置 - Google Patents

移位寄存器单元、驱动电路和方法、阵列基板和显示装置 Download PDF

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Abstract

提供了一种移位寄存器单元、选通驱动电路、显示装置和用于该移位寄存器单元的驱动方法。移位寄存器单元包括：输入模块，根据所述第一信号输入端的信号来控制所述上拉控制节点的电位；上拉模块，根据所述第二时钟信号端的信号和所述上拉控制节点的电位从所述本级输出端输出本级输出信号；下拉模块，根据所述第三时钟信号端的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为低电平；复位模块，根据所述第二信号输入端的信号复位所述上拉控制节点的电位，并将所述本级输出端的信号下拉为低电平。在根据本公开的实施例的技术方案中，以简单的方式来实现移位寄存器单元的下拉操作，减少所需的TFT的数量、功耗和布线。

Description

移位寄存器单元、驱动电路和方法、阵列基板和显示装置
技术领域
本公开涉及显示技术领域，更具体地，涉及一种移位寄存器单元、选通驱动电路、阵列基板、显示装置和用于该移位寄存器单元的驱动方法。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有低辐射、体积小及低耗能等优点，被广泛地应用在笔记本电脑、平面电视或移动电话等电子产品中。液晶显示器典型地包括像素阵列、数据驱动电路和选通驱动电路。当液晶显示器进行显示时，数据驱动电路可以将输入的显示数据输入到液晶面板的数据线，选通驱动电路将输入的时钟信号经过移位寄存器转换成控制像素阵列中的像素开启/关断的电压，并逐行施加到液晶面板的选通线上。
为了进一步降低液晶显示器产品的生产成本，现有的选通驱动电路常采用阵列基板行驱动(GOA，Gate Driver on Array)设计，其中将薄膜晶体管(TFT，Thin Film Transistor)选通开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动。这不仅可以从材料成本和制作工艺两方面降低产品成本，而且使得显示面板具有美观的设计。
通常，在基于GOA技术的选通驱动电路的移位寄存器中，时钟信号通常成对地出现，例如为包括时钟信号CLK和反向的时钟信号CLKB。具体的对数可以为一对、两对、三对等，即2个时钟信号的结构、4个时钟信号的结构、6个时钟信号的结构等。移位寄存器中通常单独设置用于控制移位寄存器的下拉的下拉控制单元。在移位寄存器的上拉单元根据上拉控制节点的电位将其输出信号电平上拉之后，下拉控制单元控制执行下拉操作。下拉控制单元通常包括多个TFT，为了对移位寄存器的输出信号电平进行上拉和下拉，也需要多个TFT。诸多的TFT数量导致移位寄存器中的布线变复杂。因此，期望能够减少移位寄存器中的元件(特别是TFT)的数量，并简化移位寄存器的布线设计。
发明内容
本公开提供了一种移位寄存器单元、选通驱动电路、阵列基板、显示装置和用于该移位寄存器单元的驱动方法，其能够减少移位寄存器单元所需的TFT的数量，减少移位寄存器单元中的功耗，并减少移位寄存器单元中的布线。
第一方面，提供了一种移位寄存器单元。该移位寄存器单元可包括输入模块、上拉模块、下拉模块和复位模块。输入模块连接到第一信号输入端、和上拉控制节点，用于根据所述第一信号输入端的信号来控制所述上拉控制节点的电位。上拉模块连接到所述上拉控制节点、第二时钟信号端和本级输出端，用于根据所述第二时钟信号端的信号和所述上拉控制节点的电位从所述本级输出端输出本级输出信号。下拉模块连接到第三时钟信号端、所述上拉控制节点、所述本级输出端和电源端，用于根据所述第三时钟信号端的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为低电平。复位模块，连接到第二信号输入端、所述上拉控制节点、所述本级输出端和电源端，用于根据所述第二信号输入端的信号复位所述上拉控制节点的电位，并将所述本级输出端的信号下拉为低电平。
结合第一方面，在第一方面的一种实现方式中，移位寄存器单元还可包括隔离模块。该隔离模块连接到所述第二时钟信号端和所述上拉控制节点，用于降低所述第二时钟信号端的信号所导致的移位寄存器单元中的信号波动。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述隔离模块还可连接到第一时钟信号端，并可包括：第二电容器，具有连接到第一时钟信号端的第一端和连接到所述上拉控制节点的第二端；第四电容器，具有连接到所述第二时钟信号端的第一端和连接到所述上拉控制节点的第二端。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述隔离模块还可连接到所述第三时钟信号端，并可包括：第三电容器，具有连接到所述第三时钟信号端的第一端和连接到所述上拉控制节点的第二端；第四电容器，具有连接到所述第二时钟信号端的第一端和连接到所述上拉控制节点的第二端。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述第一时钟信号端中的信号、所述第二时钟信号端的信号、和所述第三时钟信号端的信号可以为方波信号，并且分别对应于上一级输出信号、所述本级输出信号和下一级输出信号。该上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号。所述下一级输出信号是与所述移位寄存器单元相邻的下一级移位寄存器单元的输出信号。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述电源端可连接到所述第二时钟信号端，从而将所述第二时钟信号端中的信号提供给所述电源端来下拉所述上拉控制节点的电位和所述本级输出端的信号。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述输入模块可包括：第一晶体管，其第一极和选通极连接到所述第一信号输入端，其第二极连接到所述上拉控制节点。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述上拉模块可包括：第一电容器，其第一端连接到所述上拉控制节点；第二晶体管，其第一极连接到所述第二时钟信号端，选通极连接到所述第一电容器的第二端，第二极连接到所述本级输出端。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述下拉模块可包括：第三晶体管，其第一极连接到所述上拉控制节点，选通极连接到所述第三时钟信号端，第二极连接到所述电源端；第四晶体管，其第一极连接到所述本级输出端，选通极连接到所述第三时钟信号端，第二极连接到所述电源端。
结合第一方面及其上述实现方式，在第一方面的另一实现方式中，所述复位模块可包括：第五晶体管，其第一极连接到所述上拉控制节点，选通极连接到所述第二信号输入端，第二极连接到所述电源端；第六晶体管，其第一极连接到所述本级输出端，选通极连接到所述第二信号输入端，第二极连接到所述电源端。
第二方面，提供了一种选通驱动电路，包括N个移位寄存器单元。该N个移位寄存器单元是第一移位寄存器单元至第N移位寄存器单元。每一个移位寄存器单元是如上所述的移位寄存器单元，其中N为自然数。所述第二移位寄存器单元至第N移位寄存器单元中的每个移位寄存器单元的第一信号输入端连接到与其相邻的上一级移位寄存器单元的输出端。所述第一移位寄存器单元至第N－1移位寄存器单元中的每个移位寄存器单元的第二信号输入端连接到与其相邻的下一级移位寄存器单元的输出端。
第三方面，提供了一种阵列基板，包括如上所述的选通驱动电路。
第四方面，提供了显示装置，包括如上所述的阵列基板。
第五方面，提供了一种用于移位寄存器单元的驱动方法。该移位寄存器单元包括输入模块、上拉模块、下拉模块、复位模块。该输入模块连接到第一信号输入端、和上拉控制节点。该上拉模块连接到所述上拉控制节点、第二时钟信号端和本级输出端。该下拉模块连接到第三时钟信号端、所述上拉控制节点、所述本级输出端和电源端。该复位模块连接到第二信号输入端、所述上拉控制节点、所述本级输出端和电源端。所述驱动方法可包括：第一阶段，输入模块通过所述第一信号输入端的信号将所述上拉控制节点的电位上拉至第一信号输入端的高电平，所述上拉模块存储所述第一信号输入端的高电平；第二阶段，所述上拉控制节点控制所述上拉模块将所述第二时钟信号端的高电平提供至所述本级输出端以输出所述本级输出信号；第三阶段，所述下拉模块根据所述第三时钟信号端的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为所述电源端的低电平；第四阶段，所述复位模块根据所述第二信号输入端的信号使所述上拉控制节点的电位复位到所述低电平，并将所述本级输出端的信号下拉为低电平。
结合第五方面，在第五方面的一种实现方式中，所述移位寄存器单元还包括隔离模块，该隔离模块连接到第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端和所述上拉控制节点，并用于降低各个时钟信号端的信号所导致的移位寄存器单元中的信号波动。所述第一时钟信号端中的信号、所述第二时钟信号端的信号、和所述第三时钟信号端的信号为方波信号，并且分别对应于上一级输出信号、所述本级输出信号和下一级输出信号，该上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号，所述下一级输出信号是与所述移位寄存器单元相邻的下一级移位寄存器单元的输出信号。
在根据本公开的实施例的移位寄存器单元、选通驱动电路、显示装置和用于该移位寄存器单元的驱动方法的技术方案中，能够利用时钟信号和TFT来实现移位寄存器，即以简单的方式来实现移位寄存器单元的下拉操作，从而减少移位寄存器单元所需的TFT的数量，减少移位寄存器单元中的功耗，并减少移位寄存器单元中的布线。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是示意性图示了根据本公开实施例的移位寄存器单元的模块结构的框图；
图2是示意性图示了图1中的移位寄存器单元的具体实现的等效电路图；
图3是示意性图示了根据本公开实施例的另一移位寄存器单元的模块结构的框图；
图4是示意性图示了图3中的另一移位寄存器单元的具体实现的等效电路图；
图5是示意性图示了本公开实施例的移位寄存器单元的工作时序的波形图；
图6是示意性图示了根据本公开实施例的选通驱动电路的结构的框图。
图7是示意性图示了根据本公开实施例的阵列基板的结构的框图。
图8是示意性图示了根据本公开实施例的显示装置的结构的框图。
图9是示意性图示了根据本公开实施例的用于移位寄存器单元的驱动方法的流程图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所述获得的所有其他实施例，都属于本公开保护的范围。
本公开所有的实施例中采用的薄膜晶体管是源极和漏极对称的，所有其源极和漏极在名称上可以互换。此外，按照薄膜晶体管的特性区分可以将薄膜晶体管分为N型晶体管或P型晶体管，在本公开实施例中，当采用N型薄膜晶体管时，其第一极可以是源极，第二极可以是栅极，第三极可以是漏极。本公开实施例中采用的薄膜晶体管可以为N型晶体管，也可以为P型晶体管。在以下实施例中，以薄膜晶体管均为N型晶体管为例进行的说明，即栅极的信号是高电平时，薄膜晶体管导通。可以想到，当采用P型晶体管时，需要相应调整驱动信号的时序。
图1是示意性图示了根据本公开实施例的移位寄存器单元的模块结构的框图。移位寄存器单元用于将输入的时钟信号转换成用于控制各行像素的开启或关断的电压，并逐行地施加到栅极线上。如图1所示，移位寄存器单元100可包括：输入模块10、上拉模块20、下拉模块30和复位模块40。
所述输入模块10连接到第一信号输入端Input1、和上拉控制节点PU，用于根据所述第一信号输入端Input1的信号来控制所述上拉控制节点PU的电位。该第一信号输入端Input1用于启动移位寄存器单元100的移位操作。典型地，当移位寄存器单元100输出低电平信号而控制像素行关断时，第一信号输入端Input1促使移位寄存器单元100准备输出高电平信号而控制像素行开启。所述上拉控制节点PU是用于控制上拉单元20的节点。典型地，当该上拉控制节点PU的电压为高电平时，其可以控制移位寄存器单元100输出高电平信号。
所述上拉模块20连接到所述上拉控制节点PU、第二时钟信号端CLK2和本级输出端Output，用于根据所述第二时钟信号端CLK2的信号和所述上拉控制节点PU的电位从所述本级输出端Output输出本级输出信号。典型地，在上拉控制节点PU的电压为高电平时，使能上拉模块20。该上拉模块20例如将第二时钟信号端CLK2的为高电平的信号输出到本级输出端Output。相应地，本级输出端Output能够输出高电平的信号，以控制像素行开启。第二时钟信号端CLK2的信号典型地为高电平。
第二时钟信号端CLK2的信号可以为方波信号，并例如可以对应于移位寄存器100的输出。典型地，在第二时钟信号端CLK2的信号的一个时钟周期中，在第二时钟信号端CLK2的信号为用于使能上拉模块20的高电平信号时，移位寄存器100的输出信号为使能对应像素行的高电平信号；在移位寄存器100的输出信号为禁能对应像素行的低电平信号，第二时钟信号端CLK2的信号相应地是用于禁能上拉模块20的低电平信号。
通常，在多级移位寄存器中，当与移位寄存器100相邻的上一级移位寄存器的输出端的信号从高电平变成低电平，移位寄存器100的本级输出端的信号从高电平变成低电平，以启动与移位寄存器100对应的像素行的显示。在上拉模块20输出高电平信号之前，所述输入模块10需要上拉所述上拉控制节点PU的电位。相应地，可以将上一级移位寄存器的输出端的信号提供给输入模块10的第一信号输入端Input1，以在上拉模块20输出高电平信号之前上拉所述上拉控制节点PU的电位。
本级输出端Output在输出特定时间段的高电平信号之后，根据需要将输出信号转换为低电平信号。所述下拉模块30典型地用于将本级输出端Output的信号下拉为低电平。
如图1所示，下拉模块30连接到第三时钟信号端CLK3、所述上拉控制节点PU、所述本级输出端Output和电源端Vss，用于根据所述第三时钟信号端CLK3的信号将所述上拉控制节点PU的电位和所述本级输出端Output的信号下拉为低电平。所述电源端Vss例如输出恒定的低电平信号。所述第三时钟信号端CLK3的信号用于启动所述下拉模块30的下拉操作，从而将本级输出端Output所输出的高电平信号下拉到所述电源端Vss的低电平信号。下拉模块30还可以根据第三时钟信号端CLK3的信号的控制将上拉控制节点PU的电位下拉至低电平信号。
第三时钟信号端CLK3的信号可以为方波信号，并例如可以对应于与移位寄存器100相邻的下一级移位寄存器的输出。典型地，在第三时钟信号端CLK3的信号的一个时钟周期中，在第三时钟信号端CLK3的信号为高电平信号时，下一级移位寄存器的输出信号为使能对应像素行的高电平信号；在下一级移位寄存器的输出信号为禁能对应像素行的低电平信号，第三时钟信号端CLK3的信号相应地是低电平信号。
图1中的复位模块40连接到第二信号输入端Input2、所述上拉控制节点PU、所述本级输出端Output和电源端Vss，用于根据所述第二信号输入端Input2的信号复位所述上拉控制节点PU的电位，并将所述本级输出端的信号下拉为低电平。典型地，在移位寄存器单元100输出高电平信号而控制像素行进行显示之后，复位模块40促使移位寄存器单元100复位以准备下一次的开启控制。通常，在多级移位寄存器中，当移位寄存器100的本级输出端的信号从高电平变成低电平时，与移位寄存器100相邻的下一级移位寄存器的输出端的信号从低电平变成高电平，以启动与所述下一级移位寄存器对应的像素行的显示。相应地，可以将下一级移位寄存器的输出端的信号提供给所述第二信号输入端Input2，以控制复位模块40的操作。
此外，根据以上描述可知，在时钟信号的一个工作周期中，第二时钟信号端CLK2的信号对应与本级输出信号，并且二者在从高电平变为低电平时，所述电源端Vss所提供的信号为下拉模块提供了下拉后的电平基准，并且为复位模块提供了复位后的电平基准。相应地，可以将所述第二时钟信号端中的信号提供给所述电源端来下拉所述上拉控制节点的电位和所述本级输出端的信号，这可以通过连接所述电源端和所述时钟信号端来实现。此时，不需要为电源端Vss提供专门的低电平信号，而是利用第二时钟信号中的低电平部分提供电源端Vss的低电平信号。因此，节省了移位寄存器100中的电源线，并且简化了移位寄存器100中的布线设计。
在移位寄存器100输出用于使能对应像素行的使能信号之后，复位模块40和下拉模块30二者使得迅速地停止该使能信号，并进入复位状态，以用于下一次的使能信号输出。复位模块40和下拉模块30避免了与移位寄存器100对应的像素行的上一次显示对其下一次显示的影响。
在根据本公开的实施例的移位寄存器单元的技术方案中，能够利用第三时钟信号控制下拉模块的操作，而无需专门的下拉控制模块，即以简单的方式来实现移位寄存器单元的下拉操作。相应地，减少了移位寄存器单元所需的TFT的数量，减少了移位寄存器单元中的功耗，并减少移位寄存器单元中的布线。
图2是示意性图示了图1中的移位寄存器单元100的具体实现的等效电路图。在图2中，示出了移位寄存器单元100的各个模块的具体实现。
如图2所示，输入模块10包括：第一晶体管M1，其第一极和选通极连接到所述第一信号输入端Input1，其第二极连接到所述上拉控制节点PU。如上所述，第一信号输入端Input1可以是上一级移位寄存器单元的输出。在移位寄存器单元100输出用于使能对应像素行的高电平信号之前，第一信号输入端Input1的高电平信号使得第一晶体管M1导通，并且将上一级移位寄存器单元所输出的高电平信号传送到所述上拉控制节点PU，以提高所述上拉控制节点PU的电位。这里，输入模块10为实现为第一晶体管M1，并且将第一极和选通极二者连接到所述第一信号输入端Input1。替换地，还可以为第一晶体管M1的选通极提供控制信号，该控制信号可以利用其它晶体管来提供。输入模块10的具体实现结构和控制方式等不构成对本公开实施例的限制。
在图2的实现中，上拉模块20可包括：第一电容器C1，其第一端连接到所述上拉控制节点PU；第二晶体管M2，其第一极连接到所述第二时钟信号端CLK2，选通极连接到所述第一电容器C1的第二端，第二极连接到所述本级输出端Output。在输入模块10提高所述上拉控制节点PU的电位的过程中，第一电容器C1充电，并在其中储存电能。所述上拉控制节点PU的电位上升之后，第二晶体管M2导通，并将第二时钟信号端CLK2的信号传送到本级输出端Output，以输出本级输出信号。第一电容器C1的电量储存功能使得第二晶体管M2能够将本级输出信号的高电平保持期望的时间段。第二时钟信号端CLK2的信号可以对应于移位寄存器100的输出。这里的第一电容器C1仅仅是示例，还可以采用其它的元件与本级输出信号对应地导通第二晶体管M2。
本级输出端Output在输出特定时间段的高电平信号之后，下拉模块30降低本级输出信号的电平，并降低所述上拉控制节点PU的电平，以使得所述上拉模块20不再输出高电平的本级输出信号。第三时钟信号端CLK3例如可以对应于与移位寄存器100相邻的下一级移位寄存器的输出。如图2所示，所述下拉模块30包括第三晶体管M3和第四晶体管M4。
第三晶体管M3的第一极连接到所述上拉控制节点PU，其选通极连接到所述第三时钟信号端CLK3，第二极连接到所述电源端Vss。例如，在第三时钟信号端CLK3的信号为高电平时，第三晶体管M3导通，以将所述上拉控制节点PU连接到所述电源端Vss。由于电源端Vss为低电平，所以第三晶体管M3的导通降低了所述上拉控制节点PU的电平，即下拉为等于或接近所述低电平的电平。
第四晶体管M4的第一极连接到所述本级输出端Output，选通极连接到所述第三时钟信号端CLK3，第二极连接到所述电源端Vss。例如，在第三时钟信号端CLK3的信号为高电平时，第四晶体管M4导通，以将所述本级输出端Output连接到所述电源端Vss。也就是说，第四晶体管M4的导通降低了所述本级输出端Output的电平，即下拉为等于或接近所述低电平的电平。
上述的下拉模块30仅仅是示例，其还可以具有其它结构。例如，还可以在下拉模块30中增加与第四晶体管M4并联连接的晶体管，以更快地降低本级输出信号的电平。该并联连接的晶体管的第一极连接到所述本级输出端
Output，其选通极连接到所述第三时钟信号端CLK3，其第二极连接到所述电源端Vss。
图2中的复位模块40包括第五晶体管M5和第六晶体管M6。第五晶体管M5的第一极连接到所述上拉控制节点PU，选通极连接到所述第二信号输入端Input2，第二极连接到所述电源端Vss。第六晶体管M6的第一极连接到所述本级输出端Output，选通极连接到所述第二信号输入端Input2，第二极连接到所述电源端Vss。第二信号输入端Input2提供用于使移位寄存器单元100复位的复位信号Reset。如上所述，可以将下一级移位寄存器的输出端的信号OutN提供给所述第二信号输入端Input2，即所述复位信号Reset为下一级移位寄存器的输出端的信号OutN。
典型地，在复位信号Reset为高电平时，第五晶体管M5导通而将所述上拉控制节点PU连接到所述电源端Vss，第六晶体管M6导通而将所述本级输出端Output连接到所述电源端Vss。由于电源端Vss为低电平，所以第五晶体管M5和第六晶体管M6的导通降低了所述上拉控制节点PU的电平。也就是说，复位模块40根据复位信号Reset对移位寄存器单元进行了复位操作。在移位寄存器单元100输出高电平信号而控制像素行进行显示之后，复位模块40促使移位寄存器单元100复位以准备下一次的开启控制。上述的复位模块40仅仅是示例，其还可以具有其它结构。例如，还可以在复位模块40中增加与第五晶体管M5并联连接的晶体管，以更快地降低本级输出信号的电平。
在移位寄存器100输出用于使能对应像素行的使能信号之后，复位模块40和下拉模块30二者使得迅速地停止该使能信号，并进入复位状态，以用于下一次的使能信号输出。复位模块40和下拉模块30避免了与移位寄存器100对应的像素行的上一次显示对其下一次显示的影响。
图3是示意性图示了根据本公开实施例的另一移位寄存器单元300的模块结构的框图。在图3中，与图1中的移位寄存器单元100相同的模块采用相同的附图标记来标示。图3中的输入模块10、上拉模块20、下拉模块30、复位模块40分别与图1中的各个模块对应，并可以参见上面结合图1进行的描述。
相对于图1中的移位寄存器单元100，图3中的移位寄存器单元300还包括隔离模块50。该隔离模块50连接到所述第二时钟信号端CLK2、所述第二时钟信号端CLK2和所述上拉控制节点PU，用于降低所述第二时钟信号端CLK2或所述第三时钟信号端CLK3的信号所导致的移位寄存器单元中的信号波动。所述第二时钟信号端CLK2中的时钟信号在每个时钟周期中会有幅度变化。该幅度变化可能导致移位寄存器单元中的布线中的信号波动，从而影响所述移位寄存器单元的工作。类似地，第三时钟信号端CLK3中的时钟信号的幅度变化也导致移位寄存器单元中的布线中的信号波动，从而影响所述移位寄存器单元的工作。例如，当上拉控制节点PU中的信号由于时钟信号而波动时，可以导致本级输出信号的波动。这里，采用隔离模块50降低各个二时钟信号所导致的移位寄存器单元中的信号波动。
图4是示意性图示了图3中的另一移位寄存器单元的具体实现的等效电路图。在图4中，与图2中的移位寄存器单元相同的元件采用相同的附图标记来标示，并可以参见上面结合图2进行的描述。图4具体示出了图3中的隔离模块50的结合以及其与图2中的其它元件之间的连接关系。
如图4所示，隔离模块50还连接到第一时钟信号端CLK1，并包括第二电容器C2、第三电容器C3、和第四电容器C4。第二电容器C2的第一端连接到第一时钟信号端CLK1，其第二端连接到所述上拉控制节点PU。第三电容器C3的第一端连接到所述第三时钟信号端CLK3，其第二端连接到所述上拉控制节点PU。第四电容器C4的第一端连接到所述第二时钟信号端CLK2，其第二端连接到所述上拉控制节点PU。所述第二电容器C2和第四电容器C4用于避免第二时钟信号端CLK2对移位寄存器单元的影响。所述第二电容器C2和第三电容器C3用于避免第三时钟信号端CLK3对移位寄存器单元的影响。在实践中，可以根据需要适当地选择。例如，该隔离模块50可以仅仅包括所述第二电容器C2和第四电容器C4，或者仅包括所述第二电容器C2和第三电容器C3。
第一时钟信号端CLK1经由第二电容器连接到上拉控制节点PU，第二时钟信号端CLK2经由第四电容器C4连接到上拉控制节点PU。在同一时钟周期中，当第二时钟信号端CLK2的信号从高变化为低时，可以使第一时钟信号端CLK1的信号相反地从低变化为高，该相反变化可以抵消第二时钟信号对上拉控制节点PU中的信号的影响。当第二时钟信号端CLK2的信号从低变化为高时，可以使第一时钟信号端CLK1的信号相反地从高变化为低。
第一时钟信号端CLK1经由第二电容器C2连接到上拉控制节点PU，第三时钟信号端CLK3经由第三电容器C3连接到上拉控制节点PU。在同一时钟周期中，当第三时钟信号端CLK3的信号从高变化为低时，可以使第一时钟信号端CLK1的信号相反地从低变化为高，该相反变化可以抵消第三时钟信号对上拉控制节点PU中的信号的影响。类似地，当第三时钟信号端CLK3的信号从低变化为高时，可以使第一时钟信号端CLK1的信号相反地从高变化为低。
如上所述，所述第二时钟信号端的信号、和所述第三时钟信号端的信号可以分别对应于所述本级输出信号和下一级输出信号。此时，第一时钟信号端的信号可以对应于上一级输出信号。该上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号。
图5是示意性图示了图4的移位寄存器单元的工作时序的波形图。在图5中，示出了第一时钟信号端CLK1中的信号、第二时钟信号端CLK2中的信号、和第三时钟信号端CLK3中的信号、第一信号输入端Input1的上一级输出信号OutN-1、本级输出信号OutN、和第二信号输入端Input2的下一级输出信号OutN+1。上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号。所述下一级输出信号是与所述移位寄存器单元相邻的下一级移位寄存器单元的输出信号。
根据图5可以看出，所述第一时钟信号端CLK1中的信号、所述第二时钟信号端CLK2的信号、和所述第三时钟信号端CLK3的信号为方波信号，并依次相差一个周期中的高电平持续时间。也就是说，在一个时钟周期中，第一至第三时钟信号端中的信号依次为高电平。
在一个时钟周期中，第一时钟信号端CLK1中的信号对应于上一级输出信号OutN-1；第二时钟信号端CLK2的信号对应于本级输出信号OutN；第三时钟信号端CLK3的信号对应于下一级输出信号OutN+1。例如，在第一时钟信号端CLK1的信号的一个时钟周期中，在第一时钟信号端CLK1的信号为用于使能输出的高电平信号时，上一级移位寄存器的输出信号为使能对应像素行的高电平信号；当第一时钟信号端CLK1的信号为用于禁能输出的低电平信号时，上一级移位寄存器的输出信号为禁能对应像素行的低电平信号。
如图5所示，在第二时钟信号端CLK2的信号从低变成高时，第一时钟信号端CLK1的信号相反地从高变成低，从而能有效地降低第二时钟信号端的信号波动对本级移位寄存器单元的输出信号的影响；在第三时钟信号端CLK3的信号从高变成低时，第一时钟信号端CLK1的信号相反地从低变成高，从而能有效地降低第三时钟信号端CLK3的信号波动对本级移位寄存器单元的输出信号的影响。
图6是示意性图示了根据本公开实施例的选通驱动电路600的结构的框图。选通驱动电路600包括多级移位寄存器单元，即SR1、SR2、SR3…….SRN-1、SRN。每级移位寄存器单元都可以采用上文中所描述的结构。
如图6所示，每级移位寄存器单元具有三个时钟输入端CLK1、CLK2、CLK3和电源端Vss。三个时钟输入端中的时钟信号例如可以是如图5所示的方波信号。电源端Vss用于输入低电平信号，以在移位寄存器单元的高电平输出结束时实现下拉操作和复位操作。
对于除了第一级移位寄存器单元和最后一级移位寄存器单元之外的其它移位寄存器单元SRn，将上一级移位寄存器单元SRn－1的输出端连接到该移位寄存器单元SRn的第一信号输入端Input1，并将下一级移位寄存器单元SRn+1的输出端连接到该移位寄存器单元SRn的第二信号输入端Input2，其中，n是自然数，并且大于1小于N。
在各级移位寄存器单元中的第一极移位寄存器单元SR0的第一信号输入端Input1，输入扫描启动信号STV-U，各级移位寄存器单元(SR1、SR2、SR3…….SRN-1、SRN)的本级信号输出端Output依次地将扫描信号输出到与其相对应的选通线(G1、G2、G3…GN-1、GN)上。最后一级移位寄存器单元SRN的第二信号输入端Input2可以输入扫描结束信号STV-E。该扫描结束信号STV-E可以是最后一级移位寄存器单元SRN的输出Output(GN)。通过控制第一极移位寄存器单元SR1的第一信号输入端Input1和最后一级移位寄存器单元SRN的第二信号输入端Input2，可以利用选通驱动电路600实现单向扫描、双向扫描等不同的扫描方式。
根据本公开实施例的选通驱动电路可应用于各种设备或模块。图7是示意性图示了根据本公开实施例的阵列基板700的结构的框图。如图7所示，阵列基板可包括：像素阵列；根据本公开实施例的选通驱动电路，用于产生与各行像素分别一一对应的选通驱动信号；数据驱动电路，用于向所选通的各行像素提供数据。当图7中的选通驱动电路所输出的选通驱动信号驱动了像素阵列中的特定行时，该特定行中的像素被使能，从而能够从数据驱动电路接收数据信号和进行翻转。图7仅仅是阵列基板的示例性结构，其还可以包括其它组成部分，例如基板、绝缘隔离层等。本领域技术人员可以根据需要设计包括根据本公开实施例的选通驱动电路的合适阵列基板。
图8是示意性图示了根据本公开实施例的显示设备800的框图。该显示设备例如可以是薄膜晶体管液晶显示器(TFT LCD)、有源矩阵有机发光二极体显示器(AMOLED)、扭曲向列型(TN)、或广视角宽屏液晶显示器(ADS)等。以薄膜晶体管液晶显示器为例，显示设备可包括：上述的阵列基板；彩膜基板，与阵列基板对合地设置；液晶层：位于阵列基板和彩膜基板之间。此外，显示设备还可能包括用于产生背光的背光单元等。
在根据本公开的实施例的阵列基板和显示装置的技术方案中，能够利用第三时钟信号控制下拉模块的操作，而无需专门的下拉控制模块，从而以简单的方式来实现移位寄存器单元的下拉操作。相应地，减少了阵列基板和显示装置所需的TFT的数量，减少了阵列基板和显示装置中的功耗和布线。
图9是示意性图示了根据本公开实施例的用于移位寄存器单元的驱动方法900的流程图。驱动方法900所应用于的移位寄存器单元可包括输入模块、上拉模块、下拉模块、复位模块。输入模块连接到第一信号输入端、和上拉控制节点。上拉模块连接到所述上拉控制节点、第二时钟信号端和本级输出端。下拉模块连接到第三时钟信号端、所述上拉控制节点、所述本级输出端和电源端。该复位模块连接到第二信号输入端、所述上拉控制节点、所述本级输出端和电源端。移位寄存器单元的结构可以参见图1和图2的图示和相关的描述。
如图9所示，该所述驱动方法可包括：第一阶段，输入模块通过所述第一信号输入端的信号将所述上拉控制节点的电位上拉至第一信号输入端的高电平，所述上拉模块存储所述第一信号输入端的高电平(S910)；第二阶段，所述上拉控制节点控制所述上拉模块将所述第二时钟信号端的高电平提供至所述本级输出端以输出所述本级输出信号(S920)；第三阶段，所述下拉模块根据所述第三时钟信号端的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为所述电源端的低电平(S930)；第四阶段，所述复位模块根据所述第二信号输入端的信号使所述上拉控制节点的电位复位到所述低电平，并将所述本级输出端的信号下拉为低电平(S940)。下面进一步结合图1、图2和图5描述各个步骤。
在S910中，启动移位寄存器单元的移位操作。将上一级移位寄存器的输出信号OutN-1(下文简称为上一级输出信号)提供给第一信号输入端。如图5所示，在上一级输出信号OutN-1为高电平时，开始执行S910。以输入模块具有图2中所示的结构为例，当上一级输出信号OutN-1为高时，第一晶体管M1导通，并且该高电平的上一级输出信号OutN-1被传送到所述上拉控制节点PU，以提高所述上拉控制节点PU的电位。上拉控制节点PU的电位升高对图2中的上拉模块中的第一电容器C1充电，直到上一级输出信号OutN-1的高电平结束时。也就是说，所述上拉模块利用第一电容器C1存储所述第一信号输入端的高电平。第一阶段典型地对应于图5中的上一级输出信号OutN-1为高电平的期间。
第二阶段典型地对应于图5中的本级输出信号OutN为高电平的期间。上拉控制节点PU的电位升高之后，图2的上拉模块中的第二晶体管M2导通，并将第二时钟信号端CLK2的高电平信号传送到本级输出端Output，以输出高电平的本级输出信号。在第二时钟信号端CLK2的信号的高电平持续时间期间，所输出的本级输出信号使能与该移动电位寄存器对应的像素行，使得该像素接收数据以进行显示。
第三阶段典型地对应于图5中的下一级输出信号OutN+1为高电平的期间。在此阶段，移位寄存器单元停止输出高电平，以停止其对应的像素行的显示操作。也就是说，本级输出信号OutN在第三阶段为低电平。下拉模块根据图5中的第三时钟信号端CLK3的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为所述电源端的低电平。
如图5所示，第三时钟信号端CLK3的信号在第三阶段中为高电平。该第三时钟信号端CLK3的信号使能下拉模块执行下拉操作。在如图2所示的包括第三晶体管M3和第四晶体管M4的下拉模块中，在第三时钟信号端CLK3的信号为高电平期间，第三晶体管M3导通，以将所述上拉控制节点PU连接到所述电源端；第四晶体管M4导通，以将所述本级输出端Output连接到所述电源端。由于电源端Vss为低电平，所以第三晶体管M3和第四晶体管M4的导通分别降低了所述上拉控制节点PU和输出端Output的电平。
第四阶段典型地也对应于图5中的下一级输出信号OutN+1为高电平的期间。第三阶段是下拉模块在下一级输出信号OutN+1为高电平期间的操作。第四阶段是复位模块在下一级输出信号OutN+1为高电平期间的操作。在第四阶段中，所述复位模块根据所述第二信号输入端的信号使所述上拉控制节点的电位复位到所述低电平，并将所述本级输出端的信号下拉为低电平。
在如图2所示的包括第五晶体管M5和第六晶体管M6的复位模块中，在第三时钟信号端CLK3的信号为高电平期间，第五晶体管M5导通，以将所述上拉控制节点PU连接到所述电源端；第六晶体管M6，以将所述本级输出端Output连接到所述电源端。由于电源端Vss为低电平，所以第五晶体管M5和第六晶体管M6的导通分别降低了所述上拉控制节点PU和输出端Output的电平。也就是说，复位模块根据复位信号Reset(例如，上述的下一级输出信号OutN+1)对移位寄存器单元进行了复位操作，促使移位寄存器单元准备下一次的开启控制。
在移位寄存器输出用于使能对应像素行的使能信号之后，S930和S940中的操作使得移位寄存器单元迅速地停止该使能信号，并进入复位状态，以用于下一次的使能信号输出。相应地，避免了与移位寄存器对应的像素行的上一次显示对其下一次显示的影响。
驱动方法900所应用于的移位寄存器单元还可以包括隔离模块。该隔离模块的结构和其与其它模块的连接关系可以参见图3和图4的图示以及相关的描述。为了利用隔离模块降低第二和第三时钟信号端的信号所导致的移位寄存器单元中的信号波动，隔离模块还可以连接到第一时钟信号端。第一时钟信号端中的信号波动可以与第二时钟信号端的信号波动相反，以降低第二时钟信号端的信号波动的影响。第一时钟信号端中的信号波动可以与第三时钟信号端的信号波动相反，以降低第三时钟信号端的信号波动的影响。
如图5所示，所述第一时钟信号端中的信号可以为方波信号，并且对应于上一级输出信号。该上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号。所述第二时钟信号端的信号对应于所述本级输出信号。所述第三时钟信号端的信号对应于下一级输出信号。所述下一级输出信号是与所述移位寄存器单元相邻的下一级移位寄存器单元的输出信号。
在根据本公开的实施例的用于移位寄存器单元的驱动方法的技术方案中，能够利用第三时钟信号控制下拉模块的操作，而无需专门的下拉控制模块，即以简单的方式来实现移位寄存器单元的下拉操作。相应地，减少了移位寄存器单元所需的TFT的数量，减少了移位寄存器单元中的功耗和布线。此外，利用隔离单元和第一时钟信号端中的信号能够降低各个时钟信号的信号波动的影响。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的驱动方法所应用于的移位寄存器单元的具体实现和结构，可以参考前面结合图1至图4描述的移位寄存器单元的实施例中的图示和操作，在此不再赘述。
在本公开所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，上述方法实施例中的部分步骤可以进行重新组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，包括：
输入模块，连接到第一信号输入端、和上拉控制节点，用于根据所述第一信号输入端的信号来控制所述上拉控制节点的电位；
上拉模块，连接到所述上拉控制节点、第二时钟信号端和本级输出端，用于根据所述第二时钟信号端的信号和所述上拉控制节点的电位从所述本级输出端输出本级输出信号；
下拉模块，连接到第三时钟信号端、所述上拉控制节点、所述本级输出端和电源端，用于根据所述第三时钟信号端的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为低电平；
复位模块，连接到第二信号输入端、所述上拉控制节点、所述本级输出端和电源端，用于根据所述第二信号输入端的信号复位所述上拉控制节点的电位，并将所述本级输出端的信号下拉为低电平。
2.根据权利要求1的移位寄存器单元，还包括：隔离模块，连接到所述第二时钟信号端和所述上拉控制节点，用于降低所述第二时钟信号端的信号所导致的移位寄存器单元中的信号波动。
3.根据权利要求2的移位寄存器单元，其中，所述隔离模块还连接到第一时钟信号端，并包括：
第二电容器，具有连接到第一时钟信号端的第一端和连接到所述上拉控制节点的第二端；
第四电容器，具有连接到所述第二时钟信号端的第一端和连接到所述上拉控制节点的第二端。
4.根据权利要求2或3的移位寄存器单元，其中，所述隔离模块还连接到所述第三时钟信号端，并包括：
第三电容器，具有连接到所述第三时钟信号端的第一端和连接到所述上拉控制节点的第二端；
第四电容器，具有连接到所述第二时钟信号端的第一端和连接到所述上拉控制节点的第二端。
5.根据权利要求4的移位寄存器单元，其中，所述第一时钟信号端中的信号、所述第二时钟信号端的信号、和所述第三时钟信号端的信号为方波信号，并且分别对应于上一级输出信号、所述本级输出信号和下一级输出信号，该上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号，所述下一级输出信号是与所述移位寄存器单元相邻的下一级移位寄存器单元的输出信号。
6.根据权利要求1的移位寄存器单元，其中，所述电源端连接到所述第二时钟信号端，从而将所述第二时钟信号端中的信号提供给所述电源端来下拉所述上拉控制节点的电位和所述本级输出端的信号。
7.根据权利要求1的移位寄存器单元，其中，所述输入模块包括：
第一晶体管，其第一极和选通极连接到所述第一信号输入端，其第二极连接到所述上拉控制节点。
8.根据权利要求1的移位寄存器单元，其中，所述上拉模块包括：
第一电容器，其第一端连接到所述上拉控制节点；
第二晶体管，其第一极连接到所述第二时钟信号端，选通极连接到所述第一电容器的第二端，第二极连接到所述本级输出端。
9.根据权利要求1的移位寄存器单元，其中，所述下拉模块包括：
第三晶体管，其第一极连接到所述上拉控制节点，选通极连接到所述第三时钟信号端，第二极连接到所述电源端；
第四晶体管，其第一极连接到所述本级输出端，选通极连接到所述第三时钟信号端，第二极连接到所述电源端。
10.根据权利要求1的移位寄存器单元，其中，所述复位模块包括：
第五晶体管，其第一极连接到所述上拉控制节点，选通极连接到所述第二信号输入端，第二极连接到所述电源端；
第六晶体管，其第一极连接到所述本级输出端，选通极连接到所述第二信号输入端，第二极连接到所述电源端。
11.一种选通驱动电路，包括N个移位寄存器单元，该N个移位寄存器单元是第一移位寄存器单元至第N移位寄存器单元，每一个移位寄存器单元是如权利要求1至10中任一项所述的移位寄存器单元，其中N为自然数，
所述第二移位寄存器单元至第N移位寄存器单元中的每个移位寄存器单元的第一信号输入端连接到与其相邻的上一级移位寄存器单元的输出端，
所述第一移位寄存器单元至第N－1移位寄存器单元中的每个移位寄存器单元的第二信号输入端连接到与其相邻的下一级移位寄存器单元的输出端。
12.一种阵列基板，包括如权利要求11所述的选通驱动电路。
13.一种显示装置，包括如权利要求12所述的阵列基板。
14.一种用于移位寄存器单元的驱动方法，该移位寄存器单元包括输入模块、上拉模块、下拉模块、复位模块，该输入模块连接到第一信号输入端、和上拉控制节点，该上拉模块连接到所述上拉控制节点、第二时钟信号端和本级输出端，该下拉模块连接到第三时钟信号端、所述上拉控制节点、所述本级输出端和电源端，该复位模块连接到第二信号输入端、所述上拉控制节点、所述本级输出端和电源端，所述驱动方法包括：
第一阶段，输入模块通过所述第一信号输入端的信号将所述上拉控制节点的电位上拉至第一信号输入端的高电平，所述上拉模块存储所述第一信号输入端的高电平；
第二阶段，所述上拉控制节点控制所述上拉模块将所述第二时钟信号端的高电平提供至所述本级输出端以输出所述本级输出信号；
第三阶段，所述下拉模块根据所述第三时钟信号端的信号将所述上拉控制节点的电位和所述本级输出端的信号下拉为所述电源端的低电平；
第四阶段，所述复位模块根据所述第二信号输入端的信号使所述上拉控制节点的电位复位到所述低电平，并将所述本级输出端的信号下拉为低电平。
15.根据权利要求14的驱动方法，其中，所述移位寄存器单元还包括隔离模块，该隔离模块连接到第一时钟信号端、所述第二时钟信号端、所述第三时钟信号端和所述上拉控制节点，并用于降低各个时钟信号端的信号所导致的移位寄存器单元中的信号波动，
其中，所述第一时钟信号端中的信号、所述第二时钟信号端的信号、和所述第三时钟信号端的信号为方波信号，并且分别对应于上一级输出信号、所述本级输出信号和下一级输出信号，该上一级输出信号是与所述移位寄存器单元相邻的上一级移位寄存器单元的输出信号，所述下一级输出信号是与所述移位寄存器单元相邻的下一级移位寄存器单元的输出信号。
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