CN104701282B - 芯片、芯片封装和管芯 - Google Patents

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Abstract

本发明涉及芯片、芯片封装和管芯。在各种实施例中，提供用于芯片封装的芯片。芯片包含衬底和在衬底之上的集成电路。集成电路可以包含测试电路（比如内置自测试电路）和操作电路，测试电路包含每个具有第一驱动器性能的一个或多个第一驱动器级并且操作电路包含每个具有与第一驱动器性能不同的第二驱动器性能的一个或多个第二驱动器级；第一接触，与第一驱动器级电耦合；以及第二接触，与第二驱动器级电耦合，其中测试电路和第一接触被配置成提供用于测试集成电路的测试模式并且其中操作电路和第二接触被配置成提供与测试模式不同的集成电路的操作模式。

Description

芯片、芯片封装和管芯
技术领域
各种实施例通常涉及芯片、芯片封装和管芯。
背景技术
传统的芯片可以包含微控制器（比如微处理器）和/或存储器元件（比如快闪存储器）。用于将微控制器和存储器集成在一个单个装置中的一个传统的概念是所谓的芯片上系统（SOC），在其中包含微控制器和存储器的整个系统被集成在一个单个芯片上。比如在无线工业应用的领域中该概念已经被广泛地使用。用于将微控制器和存储器集成在一个单个装置中的另一个传统的概念是封装中系统（SIP），在其中微控制器由第一芯片形成并且存储器由第二芯片形成，其中两个芯片都被集成在一个封装中。两个芯片都通常被布置在一个衬底上、在一个外壳中、或在彼此的顶上。
发明内容
在各种实施例中，提供用于芯片封装的芯片。芯片可以包含：衬底和在衬底之上的集成电路。集成电路可以包含：测试电路（比如内置自测试电路）和操作电路，测试电路包含每个具有第一驱动器性能的一个或多个第一驱动器级并且操作电路包含每个具有与第一驱动器性能不同的第二驱动器性能的一个或多个第二驱动器级；与第一驱动器级电耦合的第一接触；以及与第二驱动器级电耦合的第二接触，其中测试电路和第一接触被配置成提供用于测试集成电路的测试模式并且其中操作电路和第二接触被配置成提供与测试模式不同的集成电路的操作模式。
附图说明
在附图中，贯穿不同视图相同的参考字符通常指的是相同的部分。附图不必成比例，而通常重点被放在图解本发明的原理上。在下面的描述中，本发明的各种实施例参考下面的附图被描述，在附图中：
图1示出了芯片封装的实施例的分解视图；
图2示出了用于芯片封装的芯片的实施例的顶视图；
图3示出了图2的芯片的详细的顶视图；
图4示出了图3的芯片和测试装置的测试管脚的详细的顶视图；
图5示出了图4的测试管脚和芯片的详细的侧视图；
图6示出了用于芯片封装的芯片的实施例的顶视图；
图7示出了图6的芯片的详细的顶视图；
图8示出了图7的芯片和测试装置的测试管脚的详细的顶视图；
图9示出了图8的测试管脚和芯片的详细的侧视图；
图10示出了用于制造芯片的方法的实施例的流程图；
图11示出了用于制造芯片封装的方法的实施例的流程图；并且
图12示出了用于测试芯片的方法的实施例的流程图。
具体实施方式
下面详细的描述参考附图，附图以图解的方式示出了在其中可以实践本发明的特定细节和实施例。
词“示范性”在本文中被用来意指“用作示例、实例、或图解”。在本文中被描述为“示范性”的任何实施例或设计不必被理解为与其它实施例或设计相比是优选的或有优点的。
关于“在侧或表面之上”形成的淀积的材料而使用的词“在...之上”本文可以被用来意指淀积的材料可以“直接地在暗示的侧或表面上”形成，例如与暗示的侧或表面直接接触。关于“在侧或表面之上”形成的淀积的材料而使用的词“在...之上”在本文中可以被用来意指淀积的材料可以“间接地在暗示的侧或表面上”形成，其中一个或多个额外的层被布置在暗示的侧或表面和淀积的材料之间。
如果两个芯片在一个芯片封装中被布置在彼此的顶上，则存在将芯片面对面布置使得芯片的前侧彼此面对的可能性。芯片中的一个可以被称为母芯片并且另一个可以被称为子芯片。芯片可以通过接触管脚（比如通过包含铜、银和/或金或另一个导电材料的接触管脚）彼此连接。子芯片可以经由接触管脚被电耦合到母芯片。母芯片可以包含用于将母芯片电耦合到进一步装置（比如封装衬底、外壳、和/或一个或多个外部装置）的键合焊盘。比如母芯片可以经由倒装芯片连接被电耦合到封装衬底。键合焊盘可以具有足够的尺寸和节距以使得它们可以借助于探针卡（probe card）的共同的针而接触，所述探针卡用于在将子芯片布置在母芯片上之前测试母芯片和/或在将子芯片布置在母芯片上之后测试作为整体系统的母芯片和子芯片。测试可以在将母芯片与为母芯片提供衬底的晶片分离之前执行。
芯片（例如用于芯片封装的子芯片）可以被设计成最小化在芯片之间的互连的总长度，以提供在母芯片和子芯片之间的并行接口以便提供在芯片之间的高速数据传输且以便降低在数据传输期间的电损耗，并且提供冗余互连以便增加机械可靠性。这些芯片可以比如包含分布在芯片的前侧之上并且具有小于例如100μm的节距的多个接触管脚。额外地，这样的芯片可以仅包含I/O驱动器级，所述I/O驱动器级与接触管脚电连接并且具有低输出电流以便减小对应的芯片的尺寸。然而当提供具有带有小于比如100μm的节距的接触管脚的子芯片时，因为小的节距并且因为缺少提供足够输出电流以执行测试的驱动器级，所以借助于传统探针卡技术，该子芯片不可以独立于母芯片而被测试。
因此，如果子芯片要独立于母芯片被测试，则对应的传统芯片的节距不小于100μm，以使得每个接触管脚可以通过共同探针卡的针来接触并且每个信号承载接触管脚被连接到对应的驱动器级，所述驱动器级具有对于执行测试足够高的输出电流。进一步地，传统芯片可以仅包含有限数量的接触管脚以便简化测试能力。
在各种实施例中，提供芯片（其也可以被称为管芯），所述芯片具有可以具有小于100μm（比如小于80μm）的节距的接触，所述芯片可以具有小的尺寸和/或所述芯片可以独立于第二芯片而被测试，在芯片封装中所述芯片（在该语境中为第一芯片）可以被布置在第二芯片上。在各种实施例中，提供用于以简单和/或成本节省的方式制造这样的芯片和/或这样的芯片封装的对应的方法。进一步地，提供用于测试这样的芯片的方法，所述方法能够独立于第二芯片来测试对应的芯片，在芯片封装中所述芯片可以被布置在第二芯片上。
在各种实施例中，可以提供用于芯片封装的芯片。芯片可以包含衬底和在衬底之上的集成电路。集成电路可以包含测试电路和操作电路。测试电路可以包含多个第一驱动器级，其中每个第一驱动器级可以具有第一驱动器性能。操作电路可以包含多个第二驱动器级，其中每个第二驱动器级可以具有与第一驱动器性能不同的第二驱动器性能。芯片的第一接触可以被电耦合到对应的第一驱动器级。第一接触和测试电路可以被配置成提供用于测试集成电路的测试模式。芯片的第二接触可以被电耦合到对应的第二驱动器级。第二接触和操作电路可以被配置成提供与测试模式不同的操作模式。
驱动器级可以包含驱动器和/或可以比如包含一个、两个或更多个晶体管和/或其它有源或无源电子部件，像比如电阻器、逻辑门、反相器、和/或I/O驱动器。芯片可以被称为第一芯片或子芯片并且可以包含微处理器。第一接触可以比如被布置仅用于执行测试模式并且用于测试集成电路。在芯片的操作模式中，可以执行除了测试模式的芯片的所有可能的操作。该可能的操作可以包含数字计算和/或命令的实行。第一接触可以比如被配置为接触管脚、接触柱、或接触焊盘。
在各种实施例中，第一接触和/或第二接触可以被分布在芯片的多边形的表面之上，其中第一接触可以被布置在多边形的表面的至少一个拐角中。
在各种实施例中，第一性能可以是第二性能的至少五倍，比如如果第一性能表示驱动器强度、ESD保护、输出电流、和/或扇出。逻辑门输出的扇出可以是它能够馈送或连接到的门输入的数量。
在各种实施例中，第一接触的ESD保护可以是第二接触的ESD保护的至少五倍。
在各种实施例中，第一性能可以是第二性能的至多五分之一，比如如果第一性能表示驱动器电流/速度。
在各种实施例中，从接触中的一个到邻近的接触的距离可以在从大约1μm到大约100μm的范围内，比如在从大约5μm到大约80μm的范围内，比如在从大约20μm到大约75μm的范围内。所有的接触可以具有到它们的相邻接触相同的距离或可以具有不同的距离。比如，距离可以以2或更小的因子，比如以1.5或更小的因子，比如以在1.2和1之间的因子而变化。换句话说，距离中的一个可以与其它距离相同、可以是距离中的另一个乘以1.2或更小、可以是距离中的另一个乘以1.5或更小、或可以是距离中的另一个乘以2或更小。
在各种实施例中，第一接触可以具有到彼此的第一距离并且第二接触可以具有到彼此的第二距离，其中第一距离可以与第二距离不同。
在各种实施例中，第一接触可以被布置在组中，其中一个组中的所有的第一接触可以彼此电耦合和/或可以与相同的第一驱动级电耦合。
在各种实施例中，四个第一接触可以被布置在一个组中并且四个第一接触可以被布置在方形的拐角中。
在各种实施例中，第一接触的四个组可以被布置在芯片的表面的一个拐角中。
在各种实施例中，驱动器级的性能可以通过对应的驱动器级的驱动器强度、驱动器速度、ESD保护、输出电流、以及扇出中的至少一个来表征。
在各种实施例中，第一驱动器性能可以通过第一驱动器级的高驱动器强度、低驱动器速度、高ESD保护、高输出电流、以及高扇出中的至少一个来表征。
在各种实施例中，第二驱动器性能可以通过第二驱动器级的低驱动器强度、高驱动器速度、低ESD保护、没有ESD保护、低输出电流、以及低扇出中的至少一个来表征。比如，第二驱动器级的低驱动器强度、低ESD保护、低输出电流、和/或低扇出可以分别低于第一驱动器级的高驱动器强度、高ESD保护、高输出电流、和/或高扇出。比如第二驱动器级的高驱动器速度可以高于第一驱动器级的低驱动器速度。
在各种实施例中，可以提供制造用于芯片封装的芯片的方法。方法包含提供衬底，其中在衬底之上带有集成电路。集成电路可以包含测试电路和操作电路。测试电路可以包含每个提供第一驱动器性能的第一驱动器级。操作电路可以包含每个具有可以与第一驱动器性能不同的第二驱动器性能的第二驱动器级。芯片的第一接触可以被形成以使得它们被电耦合到第一驱动器级。第一接触和测试电路可以被配置成提供用于测试集成电路的测试模式。芯片的第二接触可以被形成以使得它们可以被电耦合到第二驱动器级。第二接触和操作电路可以被配置成提供与测试模式不同的操作模式。
在各种实施例中，可以提供芯片封装。芯片封装可以包含芯片（例如第一芯片），所述芯片包含衬底和在衬底之上的集成电路。集成电路可以包含测试电路和操作电路。测试电路可以包含多个第一驱动器级，其中每个第一驱动器级可以提供第一驱动器性能。操作电路可以包含多个第二驱动器级，其中每个第二驱动器级可以提供可以与第一驱动器性能不同的第二驱动器性能。芯片的第一接触可以被电耦合到第一驱动器级。第一接触和测试电路可以被配置成提供用于测试集成电路的测试模式。第一芯片的第二接触可以被电耦合到第二驱动器级。第二接触和操作电路可以被配置成提供与测试模式不同的集成电路的操作模式。芯片封装可以进一步包含第二芯片。第二芯片可以包含第三接触和第四接触。第三接触可以被配置成为对应的第一芯片的第二接触提供电接触和机械接触，并且第四接触可以被配置成比如为外部装置提供芯片封装的电接触。第二芯片可以被配置成承载第一芯片，其中第三接触可以与对应的第一芯片的第二接触电耦合并且机械耦合。
在各种实施例中，第一芯片的第一接触可以不与第二芯片电耦合。可替选地或额外地，第一芯片的第一接触可以被电耦合到给定电位。
在各种实施例中，第一芯片可以是微处理器并且第二芯片可以是存储器、AD转换器、DA转换器、德尔塔-西格玛（delta-sigma）转换器、输入/输出级、DC/DC转换器中的至少一个。
在各种实施例中，第一芯片可以包含第一芯片的前侧和背侧，其中第一芯片的第一接触可以被布置在第一芯片的前侧上。第二芯片可以包含第二芯片的前侧和背侧。第二芯片的第三接触可以被布置在第二芯片的前侧上。第一芯片的前侧可以面对第二芯片的前侧。
在各种实施例中，可以提供制造芯片封装的方法。方法可以包含：提供第一芯片，该第一芯片包含衬底和在衬底之上的集成电路，其中集成电路可以包含测试电路和操作电路，其中测试电路可以包含多个第一驱动器级，其中每个第一驱动器级可以提供第一驱动器性能，并且其中操作电路可以包含多个第二驱动器级，其中每个第二驱动器级可以包含可以与第一驱动器性能不同的第二驱动器性能；形成第一芯片的第一接触以使得它们被电耦合到第一驱动器级，其中第一接触和测试电路可以被配置成提供用于测试集成电路的测试模式；形成第一芯片的第二接触以使得它们被电耦合到对应的第二驱动器级，其中操作电路和第二接触可以被配置成提供与测试模式不同的集成电路的操作模式；提供第二芯片，该第二芯片包含第三接触和第四接触；将第一芯片布置在第二芯片上以使得第三接触可以与对应的第一芯片的第二接触电耦合并且机械耦合，其中第四接触被配置成提供芯片封装的电接触。
在各种实施例中，可以提供用于测试芯片的集成电路的方法。方法可以包含：电接触第一芯片的第一接触中的至少两个组，其中第一接触被耦合到集成电路的测试电路的多个第一驱动器级，其中第一接触和测试电路可以被配置成提供用于测试集成电路的测试模式，其中每个组可以包含至少两个第一接触并且其中一个组中的第一接触可以彼此电耦合；并且通过测试电路经由第一接触中的被接触的组在测试模式中驱动集成电路。
在各种实施例中，可以提供用于芯片封装的管芯。管芯可以包含衬底和在衬底之上的集成电路。集成电路可以包含内置自测试电路和操作电路。测试电路可以包含每个具有第一输出电流的第一驱动器。操作电路可以包含每个具有可以小于第一输出电流的第二输出电流的第二驱动器。管芯的接触管脚（比如第一接触管脚）可以被电耦合到第一驱动器并且可以被布置用于电接触测试电路。接触管脚和内置自测试电路可以被配置成执行集成电路的自测试。管芯的第二接触（比如第二接触管脚）可以被电耦合到第二驱动器。第二接触和操作电路可以被配置成执行与自测试不同的集成电路的至少一个操作。与自测试不同的操作可以是管芯的正常操作，比如计算。
在各种实施例中，接触管脚和第二接触可以被分布在管芯的多边形的表面之上。接触管脚可以被布置在多边形的表面的拐角中。
在各种实施例中，第一输出电流可以是第二输出电流的至少五倍。
在各种实施例中，在接触管脚和/或第二接触之间的节距可以在从大约1μm到大约100μm的范围内，比如在从大约5μm到大约80μm的范围内，比如在从大约20μm到大约75μm的范围内。
在各种实施例中，接触管脚可以具有到彼此的第一节距并且第二接触可以具有到彼此的第二节距，其中第一节距可以与第二节距不同。节距可以是在相邻的管脚之间的典型距离。节距（比如第一节距和/或第二节距）可以是规则的或不是规则的和/或可以彼此不同的或相同的。
在各种实施例中，接触管脚可以被成组在一起，其中这些组中的一个的所有接触管脚可以彼此直接耦合和/或可以与相同的第一驱动器电耦合。
在各种实施例中，四个接触管脚可以被布置在一个组中并且这些四个接触管脚可以被布置在方形的拐角中，其中每个拐角包含一个第一接触管脚。
在各种实施例中，接触管脚的四个组可以被布置在管芯的表面的一个拐角中。
在各种实施例中，可以提供用于制造用于芯片封装的管芯的方法。方法可以包含：提供衬底，其中在衬底之上带有集成电路，其中集成电路包含内置自测试电路和操作电路，其中内置自测试电路包含每个具有第一输出电流的第一驱动器，并且其中操作电路包含每个具有可以小于第一输出电流的第二输出电流的第二驱动器；形成管芯的第一接触以使得它们被电耦合到第一驱动器，其中第一接触和测试电路可以被配置成执行集成电路的自测试；形成管芯的第二接触以使得它们被电耦合到第二驱动器，其中第二接触和操作电路可以被配置成执行与自测试不同的集成电路的至少一个操作。
在各种实施例中可以提供芯片封装。芯片封装可以包含：管芯（比如第一管芯），其可以包含衬底和在衬底之上的集成电路。集成电路可以包含内置自测试电路和操作电路。内置自测试电路可以包含具有第一输出电流的第一驱动器。操作电路可以包含具有可以小于第一输出电流的第二输出电流的第二驱动器。管芯的接触管脚（比如第一接触管脚）可以被电耦合到第一驱动器。接触管脚和内置自测试电路可以被配置成执行集成电路的自测试。管芯的第二接触（比如接触焊盘的第二接触管脚）可以被电耦合到第二驱动器。第二接触管脚和操作电路可以被配置成执行与自测试不同的集成电路的至少一个操作。芯片封装的母芯片可以包含第三接触和第四接触。第三接触可以被配置成电耦合并且机械耦合对应的第一管芯的第二接触。第四接触可以被配置成提供芯片封装的电接触。母芯片可以承载管芯。第三接触可以与对应的管芯的第二接触电耦合并且机械耦合。管芯可以被称为子芯片。
在各种实施例中，管芯的接触管脚比如不与母芯片电耦合。可替选地或额外地，管芯的接触管脚可以被电耦合到给定电位。
在各种实施例中，管芯可以是微处理器并且母芯片可以是存储器。
在各种实施例中，管芯可以包含管芯的前侧和背侧。管芯的第一接触可以被布置在第一管芯的前侧上。母芯片可以包含母芯片的前侧和背侧。母芯片的第三接触可以被布置在母芯片的前侧上。管芯的前侧可以面对母芯片的前侧。
在各种实施例中，可以提供用于制造芯片封装的方法。方法可以包含：提供管芯，该管芯包含衬底和在衬底上的集成电路，其中集成电路包含内置自测试电路和操作电路。内置自测试电路可以包含具有第一输出电流的第一驱动器，并且其中操作电路包括具有可以小于第一输出电流的第二输出电流的第二驱动器；形成管芯的接触管脚以使得它们被电耦合到第一驱动器，其中接触管脚和测试电路可以被配置成执行集成电路的自测试；形成管芯的第二接触以使得它们被电耦合到第二驱动器，其中第二接触和操作电路可以被配置成执行与自测试不同的集成电路的至少一个操作；提供母芯片，该母芯片包含第三接触和第四接触，其中第三接触可以被配置成为对应的管芯的第二接触提供电接触和机械接触，并且其中第四接触可以被配置成提供芯片封装的电接触；并且将管芯布置在母芯片上，其中第三接触可以与对应的管芯的第二接触电耦合并且机械耦合。
在各种实施例中，可以提供用于测试用于芯片封装的管芯的集成电路的方法。方法可以包含：电接触管芯的接触管脚中的至少两个组，其中接触管脚被耦合到集成电路的测试电路的第一驱动器，其中第一接触和测试电路被配置成执行集成电路的自测试，其中每个组可以包含至少两个接触管脚并且其中一个组的接触管脚可以彼此电耦合；并且通过测试电路经由接触管脚中的被接触的组执行集成电路的自测试。
图1示出了芯片封装10的实施例。芯片封装10可以包含芯片，比如第一芯片12。第一芯片12也可以被称为管芯。第一芯片12可以包含衬底14。衬底14可以包含集成电路（未被示出）。集成电路可以形成ASIC，例如微控制器和/或微处理器。集成电路可以包含用于测试集成电路的测试电路（未被示出）。测试电路可以是内置自测试电路（BIST）。测试电路可以被配置成提供集成电路的测试模式。测试电路可以被配置以使得当通过将一些测试信号输入到测试电路来触发测试电路的自测试时测试电路的测试模式被激活并且集成电路的合适的功能可以通过监测和/或分析测试电路的对应的测试输出信号来校验。集成电路可以进一步包含操作电路（未被示出）。操作电路可以被配置成提供操作模式。在操作模式中操作电路可以执行与自测试不同的至少一个操作，比如独立于任何测试功能的命令和/或计算的实行。在各种实施例中，在测试模式中执行自测试之后，第一芯片12可以仅被操作在操作模式中。
第一芯片12可以包含若干接触16，所述接触16可以被布置在第一芯片12的第一侧上。第一芯片12的第一侧也可以被称为第一芯片12的前侧。第一芯片12的第二侧或背侧正背对第一芯片12的第一侧。接触16可以包含接触管脚和/或接触柱和/或接触焊盘。接触16可以包含导电材料或由导电材料制出。接触16可以包含铜、锡、银、和/或金。
芯片封装10可以进一步包含第二芯片22。第二芯片可以被称为母芯片和/或第二管芯。第二芯片22可以包含第二衬底24。第二衬底24可以包含第二集成电路，所述第二集成电路可以形成ASIC元件，比如快闪存储器、AD转换器、DA转换器、德尔塔-西格玛转换器、输入/输出级、DC/DC转换器。第二芯片22可以进一步包含若干第三接触26，所述第三接触26被提供用于电接触第一芯片12的接触16中的至少一些。第三接触26可以被布置在第二芯片22的第一侧处。第二芯片22的第一侧也可以被称为第二芯片22的前侧。第二芯片22可以包含背对第二芯片22的第一侧的第二芯片22的第二侧或背侧。第三接触26可以包含用于第一芯片12的第一接触16的端子和/或插口。第二芯片22可以进一步包含用于电接触第二芯片22和/或用于经由第二芯片22电接触第一芯片12的第四接触28。第四接触28可以比如被电耦合到一个、两个、或对应地更多个电连接器（比如如在图1中所描绘，电耦合到多个引线键合30）。在另一个实施例中，第四接触28可以被倒装芯片键合（比如通过Cu柱的使用与薄的第一芯片12重叠）到载体32。在进一步实施例中，第四接触28可以被布置在芯片22的背侧24上，并且可以通过TSV（硅通孔）被耦合到第三接触26中的至少一个，并且可以被倒装芯片键合到载体32。
芯片封装10可以进一步包含用于承载第二芯片22和/或用于布置第二芯片22的载体32。载体32可以基本上是平的载体或可以是芯片封装10的外壳的一部分。载体32可以包含电接触34，所述电接触34可以被布置在背对第二芯片22的载体32的侧上。
第二芯片22可以被布置在载体32上。第一芯片12可以被布置在第二芯片22上，其中随后第二芯片22可以被布置在第一芯片12和载体32之间。比如第二芯片22可以通过机械和/或化学和/或电学连接被固定到载体32。比如第二芯片22被附着到载体32。第一芯片12比如可以以这样的方式被布置在第二芯片22处，使得接触16中的至少一些被机械耦合和/或电耦合到第二芯片的第三接触26。在该语境中第二芯片22可以被称为母芯片并且被布置在母芯片上的第一芯片12可以被称为子芯片。
图2示出了芯片封装10的第一芯片（比如在图1中示出的芯片封装10的第一芯片12）的实施例的顶视图。第一芯片12的第一侧可以面对第二芯片22。在第一芯片12的第一侧处可以布置至少两个不同种类的接触16，比如可以布置第一接触40和第二接触42。接触40、42可以被分布在第一芯片12的第一侧的整个表面之上或表面的仅一部分之上。从接触40、42中的一个到下一个接触40、42的距离可以在从大约1μm到大约100μm的范围内，比如在从大约5μm到大约80μm的范围内，比如在从大约20μm到大约75μm的范围内。在两个相邻的接触40、42之间的距离也可以被称为接触40、42的节距。在第一接触40之间的节距和在第二接触42之间的节距可以相同或可以彼此不同。节距可以是规则的或不是规则的。进一步地，第一接触40和第二接触42的形式和尺寸可以是相同的形式和/或相同的尺寸或可以彼此不同。
第一接触40可以被布置用于执行和/或触发第一芯片12的测试电路。第一接触40可以被配置成提供第一芯片12的集成电路的测试模式。在测试模式中，可以执行集成电路的自测试。第一接触40可以除了接触测试电路和/或执行自测试之外不具有进一步功能。比如，第一接触40中的一些仅被布置用于将一些测试信号输入进测试电路从而触发自测试，并且第一接触40中的其它仅被布置用于读出表示对应的自测试的结果的输出信号。测试可以在制造芯片封装10之前（比如在将第一芯片12布置在第二芯片22上之前）被执行。
第一接触40可以被布置在第一芯片12的第一侧的表面的外侧处。比如如果第一侧被形成为多边形（比如长方形，比如方形），则第一接触40可以被布置在对应的多边形表面的拐角中。替选地或额外地，第一接触40可以被布置在第一芯片12的第一侧上的接触16的最外行和/或列处。第一接触40可以被布置在若干组中。第一接触40的每个组可以包含四个第一接触40。组44中的一个的第一接触40可以被布置在多边形表面（比如长方形，比如方形）的拐角中。第一芯片12的第一侧的每个拐角可以包含第一接触40的若干组44。第一接触40的组44可以被布置以使得拐角中的一个的所有组44形成长方形表面或方形。
被布置在第一芯片12的第一侧的拐角处和/或被布置在第一芯片12的第一侧的拐角中的第一接触40可能具有遭受它们最外位置的风险以使得它们在芯片封装10中处于高水平的热-机械应力和/或它们可能在第一芯片12的测试和/或芯片封装10的制造期间被损坏。然而，在芯片封装10的设计/制造方法的该阶段，在封装中接触40的电阻率不再是功能相关的，因为第一芯片12可以已经经由第一接触40被测试并且损坏的第一芯片12可以被进一步用于芯片封装10而没有任何不利。
对于测试集成电路，接触40、42的所有组44可以被电接触或这些组中的仅一些可以被电接触。第一芯片12可以包含接触40、42的更多或更少组44。替选地或额外地，组44的第一接触40可以依据除了方形之外的另一个图案（比如依据长方形、三角形或圆）而被布置。替选地或额外地，组44中的一个或多个可以包含更少或更多的第一接触40。
图3示出了在图2中示出的第一芯片12的第一侧的详细的视图。接触40、42可以彼此间具有第一节距P1和第二节距P2。接触40、42可以被布置为长方形，如在图3中示出。第一节距P1可以以水平方向延伸并且第二节距P2可以以垂直方向延伸。所以第一节距P1可以以与第二节距P2成直角的方向延伸。第一节距P1可以与第二节距P2相同或第一节距P1可以是与第一节距P2的另一个节距。
图4示出了在图3中示出的第一芯片12的详细的视图，其中一些测试管脚46被布置在第一芯片12的第一侧的一个拐角处的第一接触40上。测试管脚46中的至少一个可以覆盖比第一接触40中的一个更大的区域。在各种实施例中，测试管脚46可以具有这样的直径使得它们与组44中的一个的所有第一接触40至少部分重叠。换句话说，每个测试管脚46可以覆盖组44中的一个的第一接触40的四个。测试管脚46可以具有第一宽度P3和/或第二宽度P4。
图5示出了在图4中示出的第一芯片12和测试管脚46的侧视图。测试管脚46可以与第一接触40直接接触。测试管脚46可以与比如探针卡的测试装置（未被示出）耦合。测试装置可以被配置成通过集成电路的测试电路开启测试模式和/或执行和/或触发自测试。为了提供足够性能以发送并且接收来自集成电路的数据以便执行自测试，第一接触40与芯片12的测试电路的第一驱动器级（未被示出）电连接。比如组44中的一个的所有第一接触40被接触到一个第一驱动器级。第一驱动器级可以提供足够性能（比如第一驱动器性能）以执行自测试并且将（一个或多个）结果发送回到测试装置。第一驱动器性能可以通过高驱动器强度、高输出电流、高扇出、低驱动器速度和高ESD保护中的至少一个来表征。相比之下，第二接触42不与第一驱动器级耦合并且作为替代地与对应的第二驱动器级或第二驱动器（未被示出）耦合，所述第二驱动器级或第二驱动器提供比第一驱动器级更少性能（比如第二驱动器性能）。第二驱动器性能可以通过低驱动器强度、低输出电流、低扇出、高驱动器速度和低/没有ESD保护中的至少一个来表征。比如对于第二接触42，无高输出电流可以是必须的，因为它们可以被提供用于被直接耦合到在图1中示出的第二芯片22的第三接触26。测试管脚46可以彼此间具有第三节距P5。第三节距P5可以是第一节距P3和/或第二节距P4的两倍。
图6示出了第一芯片12的示范性实施例的顶视图，所述第一芯片12可以广泛地对应于如以上解释的第一芯片12。第一芯片12可以包含第一接触40，所述第一接触40具有与第二接触42不同的尺寸和/或几何形式。比如，第一接触40在直径上大于第二接触42。额外地或替选地，相比于第二接触（其可以包含圆形形状），第一接触40可以包含多边形形状（比如长方形形状）。第一接触40可以被布置在第一芯片12的第一侧的表面的拐角中。比如，在每个拐角中可以布置四个第一接触40。因而，每个组44可以仅包含（确切地）一个第一接触40。第一接触40之间的节距与第二接触42之间的节距可以相同或可以不同。
图7示出了图6的第一芯片12的详细的顶视图。
图8示出了图7的第一芯片12和测试管脚46的详细的顶视图，所述测试管脚46被布置以使得每个测试管脚46接触第一接触40中的一个。第一接触40可以具有第三宽度P6和/或第四宽度P7。第三宽度P6和/或第四宽度P7可以彼此相同或可以彼此不同。第一宽度P3和/或第二宽度P4可以与第三宽度P6和/或第四宽度P7相同，或可以与第三宽度P6和/或第四宽度P7不同。
图9示出了图8的第一芯片12和测试管脚46的详细的侧视图。测试管脚46可以与第一接触40直接接触，并且所以机械耦合且电耦合到第一接触40。测试管脚46可以被连接到测试装置，比如探针卡（未被示出）。
测试装置（例如探针卡）使发送输入信号到测试管脚46并且进一步到第一接触40能够实现以便激活测试电路的测试模式和/或执行第一芯片12的集成电路的自测试。换句话说，测试装置或探针卡使经由测试管脚46和第一接触40来触发第一芯片12的内置自测试能够实现。比如，第一接触40可以除了测试/接收第一芯片12的测试结果之外不具有进一步功能。因此，第一接触40可以在测试第一芯片12之后不使用并且对第一接触40的所谓的损坏（例如测试管脚的压印）将对在第一芯片12的操作模式中的正常操作没有影响。如果第一芯片12被连接到第二芯片22和/或被布置在芯片封装10中，则第一接触40可以被连接到给定电位（比如固定的电位、比如连接到地），或第一接触40可以没有任何电连接。进一步地，第一接触40可以仅包含在第一芯片12的第一侧上的接触焊盘（比如平的接触焊盘），相比于第二接触42没有延伸远离第一侧的表面。
图10示出了用于制造芯片（比如以上解释的第一芯片12）的方法的实施例的流程图。
在S2中可以提供衬底。衬底可以包含半导体材料或由半导体材料制成，并且衬底可以包含在衬底的顶上的一个、两个或多个层。
在S4中在衬底上形成集成电路。集成电路可以通过一个或多个光刻和刻蚀工艺和/或通过其它层形成工艺（像比如通过印刷）来形成。集成电路可以包含测试电路和操作电路。测试电路可以被配置成提供用于测试集成电路的测试模式。测试电路可以以这样的方式形成，使得自测试（例如内置自测试）可以用测试电路来执行。操作电路可以被配置成提供与测试模式不同的操作模式并且可以比如被称为集成电路的正常模式。操作电路可以被形成以使得与自测试不同的至少一个操作可以用操作电路来执行。测试电路和操作电路可以包含集成电路的相同的电子元件和/或不同的电子元件。比如集成电路的部件中的一些属于测试电路且属于操作电路，并且集成电路的部件中的一些仅属于测试电路，并且集成电路的部件中的一些仅属于操作电路。
集成电路可以是微控制器或微处理器。集成电路可以包含若干晶体管、电阻器、和/或电容器。集成电路可以比如包含可以被连接到接触40、42的若干驱动器和/或驱动器级。第一接触40的第一驱动器具有与第二接触42的第二驱动器不同的性能，因为第二接触42和对应的第二驱动器被布置仅用于在芯片封装10中（例如在第一芯片12和第二芯片22之间）的内部通信并且第一接触40被布置用于外部通信（例如用于接收和发送来往测试装置的测试信号）。
在S6中接触16（例如第一接触40和第二接触42）被布置在第一芯片的第一侧上。
图11示出了用于制造芯片封装10的方法的实施例的流程图。
在S12中可以提供第一芯片，比如以上解释的第一芯片12。第一芯片12可以通过制造第一芯片12（比如借助于以上用于制造第一芯片12的方法）来提供。第一芯片12可以如以上描述的那样被测试并且仅“已知良好的”芯片可以被布置到芯片封装10中。
在S14中可以提供第二芯片，比如以上解释的第二芯片22。第二芯片22可以通过首先制造第二芯片22来提供，比如以使得第二芯片22可以包含存储器元件比如快闪存储器、西格玛-德尔塔转换器、AD转换器、DA转换器、德尔塔-西格玛转换器、输入/输出级、DC/DC转换器中的一个。进一步地，第二芯片22可以被制造以使得它包含第三接触26和第四接触28。第三接触26可以被配置成电接触第一芯片12。第四接触28可以被配置成从外侧（比如从芯片封装10的另一个装置或从芯片封装10的外侧）提供第二芯片22的电接触。在各种实施例中，第二芯片22可以被连接到芯片封装10的载体32。第四接触28可以被设计用于引线键合和/或倒装芯片键合。第四接触28可以被连接到TSV（硅通孔）。
在S16中，第一芯片12可以被布置在第二芯片22上。在该语境中，第二芯片22可以是母芯片并且第一芯片12可以是子芯片。第一芯片12可以以这样的方式被布置在第二芯片22上，使得第一芯片12的第一接触40不具有到第二芯片22的电连接或使得第一接触40被连接到固定的电位（像比如连接到地）。第一芯片12的第二接触42可以通过比如焊接（soldering）、熔接（welding）或胶粘（gluing）与第三接触26机械连接和/或电连接。
图12示出了用于测试第一芯片12的方法的实施例的流程图。用于测试第一芯片12的方法可以在用于制造芯片封装10的方法的S12和S14之间或在用于制造第一芯片12的方法的S6之后被执行。
在S22中第一接触40可以被电接触，比如借助于探针卡或测试装置的测试管脚46。比如，测试管脚46中的一个被直接耦合并且电耦合到两个、三个、四个或更多个第一接触40。
在S24中自测试通过测试电路经由测试管脚46和第一接触40来执行。在该过程期间，一个、两个、或更多个测试信号可以经由第一接触40被施加到第一芯片12，例如一个单个测试信号经由测试管脚46中的一个被同时施加到第一接触40中的所有，所述第一接触40与对应的测试管脚46直接接触。因而，第一接触40中的多于一个可以接收相同的测试信号并且因此这些第一接触40可以预先彼此直接耦合和/或电耦合。比如，那些第一接触40可以被电耦合到相同的第一驱动器级。输入信号可以触发第一芯片12的自测试和/或经由第一接触40激活第一芯片12的测试模式。第一接触40中的其它被电耦合到进一步测试管脚46以便接收测试电路和/或自测试的输出信号并且所以以便接收自测试的结果。因而，第一接触40被布置用于接收测试信号并且用于将对应的输出信号发送到测试装置。
测试装置可以被配置以使得它可以感测输入信号且接收集成电路的输出信号并且以使得它能够输出测试的第一芯片12是否适当地工作。
尽管参考特定的实施例已经特别地示出并且描述了本发明，应当被本领域技术人员理解的是可以在其中进行形式上和细节上的各种改变而没有脱离如被所附权利要求限定的本发明的精神和范围。本发明的范围因而被所附权利要求指示并且因此意欲涵盖在权利要求的等价物的含义和范围之内的所有变化。

Claims (23)

1.一种用于芯片封装的芯片，芯片包括：
衬底，
在衬底之上的集成电路，集成电路包括测试电路和操作电路，测试电路包括每个具有第一驱动器性能的一个或多个第一驱动器级并且操作电路包括每个具有与第一驱动器性能不同的第二驱动器性能的一个或多个第二驱动器级，
第一接触，与一个或多个第一驱动器级电耦合，以及
第二接触，与一个或多个第二驱动器级电耦合，
其中测试电路和第一接触被配置成提供用于测试集成电路的测试模式并且其中操作电路和第二接触被配置成提供与测试模式不同的集成电路的操作模式；
其中第一接触被布置在多个组中，其中一个组中的所有第一接触通过管脚彼此电耦合，所述管脚使该组中的所有第一接触与相同的第一驱动器级至少部分重叠。
2.权利要求1的所述芯片，其中第一接触和第二接触被分布在芯片的多边形表面之上并且其中第一接触被布置在多边形表面的至少一个拐角中。
3.权利要求1的所述芯片，其中第一驱动器性能是第二驱动器性能的至少五倍。
4.权利要求3的所述芯片，其中第一接触的ESD保护是第二接触的ESD保护的至少五倍。
5.权利要求1的所述芯片，其中第一驱动器性能是第二驱动器性能的至多五分之一。
6.权利要求1的所述芯片，其中从第一接触中的一个或第二接触中的一个到邻近的接触的距离在从1μm到100μm的范围内。
7.权利要求1的所述芯片，其中第一接触具有到彼此的第一距离并且第二接触具有到彼此的第二距离，其中第一距离与第二距离不同。
8.权利要求1的所述芯片，其中四个第一接触被布置在一个组中并且其中四个第一接触被布置在方形的拐角中。
9.权利要求1的所述芯片，其中第一接触的四个组被布置在芯片的表面的一个拐角中。
10.权利要求1的所述芯片，其中一个或多个第一驱动器级或一个或多个第二驱动器级的性能通过对应的驱动器级的驱动器强度、驱动器速度、ESD保护、输出电流、以及扇出中的至少一个来表征。
11.权利要求1的所述芯片，其中第一驱动器性能通过一个或多个第一驱动器级的高驱动器强度、低驱动器速度、高ESD保护、高输出电流、以及高扇出中的至少一个来表征。
12.权利要求1的所述芯片，其中第二驱动器性能通过一个或多个第二驱动器级的低驱动器强度、高驱动器速度、低ESD保护、没有ESD保护、低输出电流、以及低扇出中的至少一个来表征。
13.一种芯片封装，包括：
第一芯片，包括：
衬底，在衬底之上的集成电路，集成电路包括测试电路和操作电路，测试电路包括每个具有第一驱动器性能的一个或多个第一驱动器级并且操作电路包括每个具有与第一驱动器性能不同的第二驱动器性能的一个或多个第二驱动器级，
第一接触，与一个或多个第一驱动器级电耦合，以及
第二接触，与一个或多个第二驱动器级电耦合，
其中测试电路和第一接触被配置成提供用于测试集成电路的测试模式并且其中操作电路和第二接触专用于提供与测试模式不同的操作模式，
第二芯片，承载第一芯片并且包括第三接触和第四接触，第三接触与对应的第一芯片的第二接触电耦合且机械耦合，并且其中第四接触被配置成提供芯片封装的电接触。
14.权利要求13的所述芯片封装，其中第一芯片的第一接触不与第二芯片电耦合，和/或其中第一芯片的第一接触被电耦合到给定电位。
15.权利要求13的所述芯片封装，其中第一芯片包括微处理器并且第二芯片包括存储器、AD转换器、DA转换器、德尔塔-西格玛转换器、输入/输出级、以及DC/DC转换器中的至少一个。
16.权利要求13的所述芯片封装，
其中第一芯片包括第一芯片的前侧和背侧，
其中第一芯片的第一接触被布置在第一芯片的前侧上，
其中第二芯片包括第二芯片的前侧和背侧，
其中第二芯片的第三接触被布置在第二芯片的前侧上，并且
其中第一芯片的前侧面对第二芯片的前侧。
17.一种用于芯片封装的管芯，包括：
衬底，
在衬底之上的集成电路，集成电路包括内置自测试电路和操作电路，其中内置自测试电路包括具有第一输出电流的第一驱动器并且其中操作电路包括具有低于第一输出电流的第二输出电流的第二驱动器，
接触管脚，与对应的第一驱动器电耦合并且被提供用于电接触内置自测试电路，其中内置自测试电路和接触管脚被配置成执行集成电路的自测试，以及
第二接触，与对应的第二驱动器级电耦合，其中第二接触和操作电路被配置成执行与自测试不同的集成电路的至少一个操作；
其中接触管脚被布置在多个组中，其中一个组中的所有接触管脚通过柱而彼此电耦合，所述柱使该组中的所有接触管脚与相同的第一驱动器级至少部分重叠。
18.权利要求17的所述管芯，其中接触管脚和第二接触被分布在管芯的多边形表面之上并且其中接触管脚被布置在多边形表面的拐角处。
19.权利要求17的所述管芯，其中第一输出电流是第二输出电流的至少五倍。
20.权利要求17的所述管芯，其中接触管脚之间、第二接触之间或者接触管脚和第二接触之间的平均节距在1μm到100μm的范围内。
21.权利要求17的所述管芯，其中接触管脚具有到彼此的第一平均节距并且第二接触具有到彼此的第二平均节距，其中第一平均节距不等于第二平均节距。
22.权利要求17的所述管芯，其中四个接触管脚被布置在一个组中并且其中这些四个接触管脚被布置在方形的拐角中，其中每个拐角包括一个接触管脚。
23.权利要求17的所述管芯，其中接触管脚的四个组被布置在芯片的表面的一个拐角中。
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