CN104681432A - 半导体器件制作方法 - Google Patents
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Abstract
本发明实施例公开了一种半导体器件制作方法，包括：在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区；在所述集电区表面形成漂移区，所述漂移区的掺杂浓度小于所述集电区的掺杂浓度；在所述漂移区表面形成正面结构；对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区。利用本发明所提供的制作方法，在制作三模式集成绝缘栅型双极晶体管时，无需再采用背面光刻工艺，从而解决了由于背面光刻工艺引起的碎片率高的问题，提高了三模式集成绝缘栅型双极晶体管的成品率。
Description
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种半导体器件制作方法。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，简称IGBT）是由双极型三极管（BJT）和绝缘栅型场效应管（MOSFET）组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管（即巨型晶体管，简称GTR）的低导通压降两方面的优点。如图1所示，由于所述IGBT器件的背面是P型半导体，在导通时其P型集电区会注入大量的空穴，发生电导调制效应，降低其导通压降，从而使得其关断时需要将过剩的少子复合掉，导致其关断速度较慢。
垂直双扩散金属-氧化物场效应晶体管（Vertical Double diffused MOS，简称VDMOS），通过栅极电压控制源漏极电流，具有驱动电路简单，驱动功率小，开关速度快和工作频率高等特点，具有良好的开关特性和线性特性。如图2所示，由于所述VDMOS器件的背面是N型半导体，属于单极器件，随着其耐压的增加，会导致其导通压降迅速增大。
快恢复二极管（Fast Recovery Diode，简称FRD），是一种具有开关特性好，反向恢复时间短的半导体二极管，主要在开关电源、PWM脉宽调制器、变频器等电子电路中，作为高频整流二极管、续流二极管或阻尼二极管使用。
因此，人们发明了一种三模式集成绝缘栅型双极晶体管（Triple modeIntegrate Insulated Gate Bipolar Transistor，简称TI-IGBT），如图3所示，将IGBT、VDMOS、FRD三种器件的结构和功能巧妙的结合起来。所述TI-IGBT器件在正向导通时类似IGBT，具有较小的导通压降；在关断时类似VDMOS，具有较快的关断速度；在承受反压时似于FRD，不用反并联快恢复二极管。但是，现有技术中TI-IGBT的制作方法碎片率较高，成品率较低。
发明内容
为解决上述技术问题，本发明实施例提供了一种半导体器件制作方法，以降低三模式集成绝缘栅型双极晶体管制作过程中的碎片率，提高三模式集成绝缘栅型双极晶体管制作方法的成品率。
为解决上述问题，本发明实施例提供了如下技术方案：
一种半导体器件制作方法，包括：
在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区；
在所述集电区表面形成漂移区，所述漂移区的掺杂浓度小于所述集电区的掺杂浓度；
在所述漂移区表面形成正面结构；
对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区。
优选的，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
提供N型衬底，所述N型衬底的掺杂浓度与待形成N型集电区的掺杂浓度相同；
对N型衬底内待形成P型集电区的区域进行P型离子掺杂，在所述N型衬底内形成P型集电区。
优选的，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
提供P型衬底，所述P型衬底的掺杂浓度与待形成P型集电区的掺杂浓度相同；
对P型衬底内待形成N型集电区的区域进行N型离子掺杂，在所述P型衬底内形成N型集电区。
优选的，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
提供衬底；
对所述衬底内待形成P型集电区的区域进行P型离子掺杂，在所述衬底内形成P型集电区;
对所述衬底内待形成N型集电区的区域进行N型离子掺杂，在所述衬底内形成N型集电区。
优选的，所述衬底为N型衬底或P型衬底。
优选的，所述半导体器件为平面栅型半导体器件，或沟槽栅型半导体器件。
优选的，所述半导体器件为三模式集成绝缘栅型双极晶体管。
优选的，该方法还包括：在所述集电区与所述漂移区之间形成缓冲层，所述缓冲层与所述漂移区的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述漂移区的掺杂浓度，小于所述集电区的掺杂浓度。
优选的，所述半导体器件为三模式集成绝缘栅型双极晶体管。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例所提供的技术方案，采用先在衬底表面形成集电区，然后在所述集电区表面依次形成漂移区和正面结构，最后再通过背面减薄工艺，对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区的方法，替代现有技术中采用背面光刻的工艺，在衬底背离正面结构的一侧制作P型集电区和N型集电区的方法，从而使得本发明实施例所提供的制作方法，在制作三模式集成绝缘栅型双极晶体管时，无需再采用背面光刻工艺，从而解决了由于背面光刻工艺引起的碎片率高的问题，提高了三模式集成绝缘栅型双极晶体管的成品率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中IGBT的结构示意图；
图2为现有技术中VDMOS的结构示意图；
图3为现有技术中TI-IGBT的结构示意图；
图4-图7为现有技术中TI-IGBT的制作方法流程图；
图8-图17为本发明实施例所提供的TI-IGBT的制作方法流程图。
具体实施方式
正如背景技术部分所述，现有技术中TI-IGBT的制作方法碎片率较高，成品率较低。
发明人研究发现，现有技术中TI-IGBT的制作方法，包括：如图4所示，提供衬底；如图5所示，在衬底表面形成正面结构；如图6所示，对所述衬底背离所述正面结构的一侧进行背面减薄；如图7所示，减薄完成后，在所述衬底背离所述正面结构的一侧形成并列的P型集电区和N型集电区。其中，在所述衬底背离所述正面结构的一侧形成并列的P型集电区和N型集电区包括：在所述衬底背离所述正面结构的一侧形成光刻胶；去除待形成P型集电区区域表面的光刻胶，并通过离子注入或扩散在待形成P型集电区区域形成P型集电区；在P型集电区的表面形成光刻胶；去除待形成N型集电区区域表面的光刻胶，并通过离子注入或扩散在待形成N型集电区区域形成N型集电区；去除P型集电区表面的光刻胶。
需要说明的是，当所述衬底为P型衬底，且其P型离子的掺杂浓度与待形成P型集电区的掺杂浓度相同时，在所述衬底背离所述正面结构的一侧形成并列的P型集电区和N型集电区包括：在所述衬底背离所述正面结构的一侧形成光刻胶；去除待形成N型集电区区域表面的光刻胶，并通过离子注入或扩散在待形成N型集电区区域形成N型集电区；去除P型集电区表面的光刻胶。
当所述衬底为N型衬底，且其N型离子的掺杂浓度与待形成N型集电区的掺杂浓度相同时，在所述衬底背离所述正面结构的一侧形成并列的P型集电区和N型集电区包括：在所述衬底背离所述正面结构的一侧形成光刻胶；去除待形成P型集电区区域表面的光刻胶，并通过离子注入或扩散在待形成P型集电区区域形成P型集电区；去除待形成N型集电区区域表面的光刻胶。
由上可知，现有技术中的TI-IGBT制作方法至少需要1-2次背面光刻工艺，而背面减薄后的衬底与正面结构的厚度小于100微米。对如此薄的硅片结构进行光刻、刻蚀和离子注入等工艺，极易造成碎片，导致现有技术中TI-IGBT的制作方法碎片率较高，成品率较低。
而且，由于背面光刻的特殊性，背面光刻不仅本身的成本高于正面光刻，还在背面光刻工艺中，需要制备背面光刻掩膜版，而背面光刻掩膜版的成本很高，从而导致现有技术中TI-IGBT的制作方法成本较高。
此外，背面光刻工艺不属于半导体加工的常规工艺，需要先进的设备，很多工厂没有相关的设备，导致背面光刻的加工难度较大，从而导致现有技术中TI-IGBT的制作方法难度较大。
有鉴于此，本发明实施例提供了一种半导体器件制作方法，包括：
在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区；
在所述集电区表面形成漂移区，所述漂移区的掺杂浓度小于所述集电区的掺杂浓度；
在所述漂移区表面形成正面结构；
对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区。
本发明实施例所提供的技术方案，采用先在衬底表面形成集电区，然后在所述集电区表面依次形成漂移区和正面结构，最后再通过背面减薄工艺，对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区的方法，替代现有技术中采用背面光刻的工艺，在衬底背离正面结构的一侧制作P型集电区和N型集电区的方法，从而使得本发明实施例所提供的制作方法，在制作三模式集成绝缘栅型双极晶体管时，无需再采用背面光刻工艺，从而解决了由于背面光刻工艺引起的碎片率高的问题，提高了三模式集成绝缘栅型双极晶体管的成品率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。下面以所述半导体器件为三模式集成绝缘栅型双极晶体管为例，对本发明所提供的半导体器件制作方法进行详细描述，但本发明所提供的制作方法并不仅限于所述三模式集成绝缘栅型双极晶体管的制作，对于其他半导体器件如FRD、GTO、IEGT、IGCT、MTO或IGDT等器件结构，只要所述半导体器件的集电区包括相互并列的N型集电区和P型集电区，本发明所提供的半导体器件制作方法均适用。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
本发明实施例提供了一种半导体器件制作方法，包括：
步骤1：如图8所示，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区。
需要说明的是，在衬底表面内形成集电区之前，需要先准备衬底，在本发明的一个实施例中，即取具有一定掺杂类型和掺杂浓度的单晶硅片作为衬底，其中，所述单晶硅片可以为CZ硅片或FZ硅片，且晶向可自由选择，本发明对此并不做限定，视具体情况而定。在本发明的其他实施例中，所述衬底的材料还可以为SiC、GaN、金刚石或GaP等，本发明对此并不做限定。
在本发明的一个实施例中，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
步骤101：提供N型衬底，所述N型衬底的掺杂浓度与待形成N型集电区的掺杂浓度相同；
步骤102：对N型衬底内待形成P型集电区的区域进行P型离子掺杂，在所述N型衬底内形成P型集电区。
在本发明的一个具体实施例中，如图9所示，对N型衬底内待形成P型集电区的区域进行P型离子掺杂，在所述N型衬底内形成P型集电区包括：
在所述N型衬底表面形成光刻胶；对所述N型衬底内待形成P型集电区区域表面的光刻胶进行刻蚀，去除待形成P型集电区区域表面的光刻胶；以所述光刻胶为掩膜，对待形成P型集电区的区域进行P型离子掺杂，在所述N型衬底内形成P型集电区。
需要说明的是，在本实施例中，以所述光刻胶为掩膜，对待形成P型集电区的区域进行P型离子掺杂的工艺可以为离子注入，也可以为扩散，本发明对此并不做限定。但是，对待形成P型集电区的区域进行P型离子掺杂的剂量应该足够高，以保证在所述N型衬底内形成P型集电区后，P型集电区的P型离子掺杂浓度大于N型离子掺杂浓度。
由于所述N型衬底与待形成N型集电区的掺杂浓度相同，故在本发明实施例中，当在所述N型衬底内形成P型集电区之后，即可在所述N型衬底内形成并列设置的P型集电区和N型集电区。
在本发明的另一个实施例中，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
步骤111：提供P型衬底，所述P型衬底的掺杂浓度与待形成P型集电区的掺杂浓度相同；
步骤112：对P型衬底内待形成N型集电区的区域进行N型离子掺杂，在所述P型衬底内形成N型集电区。
在本发明的一个具体实施例中，如图10所示，对P型衬底内待形成N型集电区的区域进行N型离子掺杂，在所述P型衬底内形成N型集电区包括：
在所述P型衬底表面形成光刻胶；对所述P型衬底内待形成N型集电区区域表面的光刻胶进行刻蚀，去除所述P型衬底内待形成N型集电区区域表面的光刻胶；以所述光刻胶为掩膜，对所述P型衬底内待形成N型集电区区域进行N型离子掺杂，在所述P型衬底内形成N型集电区。
需要说明的是，在本实施例中，以所述光刻胶为掩膜，对P型衬底内待形成N型集电区的区域进行N型离子掺杂的工艺可以为离子注入，也可以为扩散，本发明对此并不做限定。但是，对待形成N型集电区的区域进行N型离子掺杂的剂量应该足够高，以保证在所述P型衬底内形成N型集电区后，N型集电区的N型离子掺杂浓度大于P型离子掺杂浓度。
由于所述P型衬底的掺杂浓度与所述P型衬底内待形成P型集电区的掺杂浓度相同，故在本实施例中，当在所述P型衬底内形成N型集电区后，即可在所述P型衬底内形成并列设置的P型集电区和N型集电区。
在本发明的又一个实施例中，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
步骤121：提供衬底。
步骤122：对所述衬底内待形成P型集电区的区域进行P型离子掺杂，在所述衬底内形成P型集电区。在本发明的一个具体实施例中，如图11所示，在所述对所述衬底内待形成P型集电区的区域进行P型离子掺杂，在所述衬底内形成P型集电区包括：在所述衬底表面形成光刻胶；对所述衬底内待形成P型集电区区域表面的光刻胶进行刻蚀，去除所述衬底内待形成P型集电区区域表面的光刻胶；以所述光刻胶为掩膜，对所述衬底进行P型离子掺杂，在所述衬底内形成P型集电区。
步骤123：对所述衬底内待形成N型集电区的区域进行N型离子掺杂，在所述衬底内形成N型集电区。在本发明的一个具体实施例中，如图12所示，对所述衬底内待形成N型集电区的区域进行N型离子掺杂，在所述衬底内形成N型集电区包括：在所述P型集电区表面形成光刻胶；对所述衬底内待形成N型集电区区域表面的光刻胶进行刻蚀，去除所述衬底内待形成N型集电区区域表面的光刻胶；以光刻胶为掩膜，对所述衬底内待形成N型集电区的区域进行N型离子掺杂，在所述衬底内形成N型集电区。
在本发明实施例中，所述衬底可以为N型衬底，也可以为P型衬底，本发明对此并不做限定。需要说明的是，当所述衬底为N型衬底时，在所述衬底内待形成P型集电区的区域进行P型离子掺杂时，需保证掺杂完成后，所述P型集电区的P型离子的掺杂浓度大于N型离子的掺杂浓度，所述N型集电区的N型离子的掺杂浓度大于所述衬底内N型离子的掺杂浓度，以保证在所述衬底内形成并列设置的P型集电区和N型集电区。当所述衬底为P型衬底时，在所述衬底内待形成N型集电区进行N型离子掺杂时，需保证掺杂完成后，所述N型集电区的N型离子掺杂浓度大于P型离子掺杂浓度，所述P型集电区的P型离子的掺杂浓度大于所述衬底内P型离子的掺杂浓度，以保证在所述衬底内形成并列设置的P型集电区和N型集电区。
还需要说明的是，在本发明实施例中，所述P型离子的掺杂工艺可以为离子注入，也可以为扩散，同样，N型离子的掺杂工艺可以为离子注入，也可以为扩散，本发明对此并不做限定，具体视情况而定。
步骤2：在所述集电区表面形成漂移区，所述漂移区的掺杂浓度小于所述N型集电区的掺杂浓度。
需要说明的是，本发明实施例所提供的半导体器件可以为N沟道半导体器件，也可以为P沟道半导体器件，本发明对此并不做限定。当所述半导体器件为N沟道半导体器件时，所述漂移区为N型漂移区，且所述漂移区的掺杂浓度小于所述N型集电区的掺杂浓度。当所述半导体器件为P沟道半导体器件时，所述漂移区为P型漂移区，且所述漂移区的掺杂浓度小于所述P型集电区的掺杂浓度。
还需要说明的是，本发明实施例所提供的半导体器件可以为非穿通型半导体器件，也可以为穿通型半导体器件，本发明对此并不做限定。
在本发明的一个实施例中，所述半导体器件为非穿通型半导体器件。在该实施例中，如图13所示，集电区形成后，直接在所述集电区表面形成漂移区，所述漂移区的掺杂浓度小于所述集电区的掺杂浓度。
在本发明的另一个实施例中，所述半导体器件为穿通型半导体器件。在该实施例中，如图14所示，该方法还包括：在所述集电区与所述漂移区之间形成缓冲层，所述缓冲层的掺杂类型与所述漂移区的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述漂移区的掺杂浓度，并小于所述集电区的掺杂浓度。即，集电区形成后，先在所述集电区表面形成缓冲层；再在所述缓冲层的表面形成漂移区。其中，所述缓冲层的掺杂浓度大于漂移区的掺杂浓度，小于集电区的掺杂浓度。
需要说明的是，在本发明实施例中，所述漂移区和缓冲层的形成工艺可以为外延工艺，也可以为淀积工艺，本发明对此并不做限定，具体视情况而定。
还需要说明的是，不同电压等级的半导体器件，所述缓冲层和漂移区的掺杂浓度分布和厚度也不相同，本发明对此并不做限定，具体视情况而定。
步骤3：在所述漂移区表面形成正面结构。需要说明的是，本发明实施例所提供的半导体器件可以为平面栅型半导体器件，也可以为沟槽栅型半导体器件，本发明对此并不做限定。
下面均以所述半导体器件为N沟道三模式集成绝缘栅型双极晶体管为例，对本发明实施例所提供的制作方法进行描述，但本发明所提供的制作方法对此并不做限定，同样适用于P沟道三模式集成绝缘栅型双极晶体管或其他半导体器件。
在本发明的一个实施例中，所述半导体器件为平面栅型三模式集成绝缘栅型双极晶体管。在该实施例中，如图15所示，在所述漂移区表面形成正面结构包括：
在所述漂移区表面形成栅极结构，所述栅极结构包括：位于所述漂移区表面的栅介质层，位于所述栅介质层表面的栅电极层以及位于所述栅电极层表面的栅极氧化层；在所述栅极结构两侧的漂移区内形成P型基区；在所述P型基区内形成N型发射极；在所述N型发射极表面形成N型发射极电极。
在本发明的另一个实施例中，所述半导体器件为沟槽栅型三模式集成绝缘栅型双极晶体管。在该实施例中，在所述漂移区表面形成正面结构包括：
在所述漂移区内形成沟槽；在所述沟槽表面形成栅极结构，所述栅极结构包括：位于所述沟槽表面的栅介质层，位于所述栅介质层表面，且完全填充所述沟槽的栅电极层以及位于所述栅电极层表面的栅极氧化层；在所述栅极结构两侧的漂移区内形成P型基区；在所述P型基区内形成N型发射极；在所述N型发射极表面形成N型发射极电极。
步骤4：如图16所示，对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区。
在所述漂移区表面形成正面结构后，对所述衬底背离所述集电区的一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区为止。
需要说明的是，在所述衬底背离所述集电区的一侧进行背面减薄时，由于已经经过了在所述衬底表面形成漂移区和正面结构等工艺过程，而在这些工艺过程中，所述P型集电区和/或N型集电区的掺杂类型会进一步扩散。为了便于说明，在本发明实施例中，记为加工前，所述衬底表面为Z=0平面，所述衬底朝向所述正面结构的一侧为Z＞0区域，所述衬底背离所述正面结构的一侧为Z＜0区域。继续以所述半导体器件为N沟道三模式集成绝缘栅型双极晶体管为例进行说明，则所述漂移区与所述缓冲层的掺杂离子均为N型掺杂离子。
具体的，在本发明的一个实施例中，所述衬底为P型衬底，且所述P型衬底的掺杂浓度与待形成P型集电区的掺杂浓度相同。在该实施例中，N型集电区的N型掺杂离子会进一步沿着垂直于所述衬底的方向扩散，记所述N型集电区的N型掺杂离子向所述衬底背离所述正面结构一侧（即向下）扩散的结深为Z2d(<0)，向所述衬底朝向所述正面结构一侧（即向上）扩散的结深为Z2u(>0)。P型集电区的P型掺杂离子也会向所述衬底朝向所述正面结构一侧，并与Z1u(>0)位置与N+缓冲层或N-漂移区形成PN结界面。
在对所述衬底进行背面减薄时，只要保证所述衬底背面减薄后，其背面所在位置Z=ZBack满足Z2d<ZBack<min(Z2u，Z1u)即可。
在本发明的另一个实施例中，所述衬底为N型衬底，且所述N型衬底的掺杂浓度与待形成N型集电区的掺杂浓度相同。在该实施例中，P型集电区的P型掺杂离子会进一步沿着垂直于所述衬底的方向扩散，记所述P型集电区的P型掺杂离子向所述衬底背离所述正面结构一侧（即向下）扩散的结深为Z2d(<0)，向所述衬底朝向所述正面结构一侧（即向上）扩散的结深为Z2u(>0)，并与Z2u(>0)位置与N+缓冲层或N-漂移区形成PN结界面。N型集电区的N型掺杂离子也会向所述衬底朝向所述正面结构一侧扩散，结深为Z1u(>0)。
在对所述衬底进行背面减薄时，只要保证所述衬底背面减薄后，其背面所在位置Z=ZBack满足Z2d<ZBack<min(Z2u，Z1u)即可。
在本发明的又一个实施例中，所述衬底可以为N型衬底，也可以为P型衬底，所述N型集电区和P型集电区均通过离子掺杂形成。在该实施例中，N型集电区的N型掺杂离子会进一步沿着垂直于所述衬底的方向扩散，记所述N型集电区的N型掺杂离子向所述衬底背离所述正面结构一侧（即向下）扩散的结深为Z2d(<0)，向所述衬底朝向所述正面结构一侧（即向上）扩散的结深为Z2u(>0)。P型集电区的P型掺杂离子会进一步沿着垂直于所述衬底的方向扩散，记所述P型集电区的P型掺杂离子向所述衬底背离所述正面结构一侧（即向下）扩散的结深为Z1d(<0)，向所述衬底朝向所述正面结构一侧（即向上）扩散的结深为Z1u(>0)。
在该实施例中，在对所述衬底进行背面减薄时，只要保证所述衬底背面减薄后，其背面所在位置Z=ZBack满足max(Z1d，Z2d)<ZBack<min(Z1u，Z2u)即可。
本发明实施例所提供的制作方法还包括：步骤5：如图17所示，背面减薄完成后，在所述集电区背离所述正面结构的一侧形成集电极电极，所述集电极电极与所述P型集电区和N型集电区均电连接。在本发明的一个具体实施例中，所述集电极电极包括：形成于所述集电区背离所述正面结构一层的Al金属层；形成于所述Al金属层表面的Ti金属层；形成于所述Ti金属层表面的Ni金属层；形成于所述Ni金属层Ag金属层，但本发明对此并不做限定，视具体情况而定。
由上可知，本发明实施例所提供的制作方法，采用先在衬底表面形成集电区，然后在所述集电区表面依次形成N型漂移区和正面结构，最后再通过背面减薄工艺，对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区的方法，替代现有技术中采用背面光刻的工艺，在衬底背离正面结构的一侧制作P型集电区和N型集电区的方法，从而使得本发明实施例所提供的制作方法，在制作三模式集成绝缘栅型双极晶体管时，无需再采用背面光刻工艺，从而解决了由于背面光刻工艺引起的碎片率高的问题，提高了三模式集成绝缘栅型双极晶体管的成品率。
而且，本发明实施例所提供的制作方法，由于取消了背面光刻工艺，从而既不需要引进背面光刻的设备，也不需制备背光光刻掩膜版，从而大大降低了所述三模式集成绝缘栅型双极晶体管的工艺难度和制作成本。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种半导体器件制作方法，其特征在于，包括：
在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区；
在所述集电区表面形成漂移区，所述漂移区的掺杂浓度小于所述集电区的掺杂浓度；
在所述漂移区表面形成正面结构；
对所述衬底背离所述集电区一侧进行背面减薄，直至同时曝露出P型集电区和N型集电区。
2.根据权利要求1所述的制作方法，其特征在于，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
提供N型衬底，所述N型衬底的掺杂浓度与待形成N型集电区的掺杂浓度相同；
对N型衬底内待形成P型集电区的区域进行P型离子掺杂，在所述N型衬底内形成P型集电区。
3.根据权利要求1所述的制作方法，其特征在于，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
提供P型衬底，所述P型衬底的掺杂浓度与待形成P型集电区的掺杂浓度相同；
对P型衬底内待形成N型集电区的区域进行N型离子掺杂，在所述P型衬底内形成N型集电区。
4.根据权利要求1所述的制作方法，其特征在于，在衬底表面内形成集电区，所述集电区包括并列设置于所述衬底表面的P型集电区和N型集电区包括：
提供衬底；
对所述衬底内待形成P型集电区的区域进行P型离子掺杂，在所述衬底内形成P型集电区;
对所述衬底内待形成N型集电区的区域进行N型离子掺杂，在所述衬底内形成N型集电区。
5.根据权利要求4所述的制作方法，其特征在于，所述衬底为N型衬底或P型衬底。
6.根据权利要求1-5任一项所述的制作方法，其特征在于，所述半导体器件为平面栅型半导体器件，或沟槽栅型半导体器件。
7.根据权利要求6所述的制作方法，其特征在于，所述半导体器件为三模式集成绝缘栅型双极晶体管。
8.根据权利要求6所述的制作方法，其特征在于，该方法还包括：在所述集电区与所述漂移区之间形成缓冲层，所述缓冲层与所述漂移区的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述漂移区的掺杂浓度，小于所述集电区的掺杂浓度。
9.根据权利要求8所述的制作方法，其特征在于，所述半导体器件为三模式集成绝缘栅型双极晶体管。
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- 2013-12-03 CN CN201310641870.2A patent/CN104681432A/zh active Pending
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