CN104637866A - 硅通孔刻蚀方法 - Google Patents

硅通孔刻蚀方法 Download PDF

Info

Publication number
CN104637866A
CN104637866A CN201310572268.8A CN201310572268A CN104637866A CN 104637866 A CN104637866 A CN 104637866A CN 201310572268 A CN201310572268 A CN 201310572268A CN 104637866 A CN104637866 A CN 104637866A
Authority
CN
China
Prior art keywords
etching
side wall
implementation
time
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310572268.8A
Other languages
English (en)
Other versions
CN104637866B (zh
Inventor
尹志尧
许颂临
倪图强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Medium and Micro Semiconductor Equipment (Shanghai) Co., Ltd.
Original Assignee
Advanced Micro Fabrication Equipment Inc Shanghai
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Fabrication Equipment Inc Shanghai filed Critical Advanced Micro Fabrication Equipment Inc Shanghai
Priority to CN201310572268.8A priority Critical patent/CN104637866B/zh
Priority to TW103139482A priority patent/TW201526091A/zh
Publication of CN104637866A publication Critical patent/CN104637866A/zh
Application granted granted Critical
Publication of CN104637866B publication Critical patent/CN104637866B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及半导体技术领域，公开了一硅通孔刻蚀方法，包括交替进行的刻蚀步骤和侧壁沉积步骤，所述侧壁沉积步骤的执行时间不超过相邻两次刻蚀步骤执行的间隔时间，且所述侧壁沉积步骤的执行时间逐次减少。本发明的优点是，随着刻蚀深度逐渐变深，侧壁沉积步骤的执行时间逐渐变短，通过调整重复执行的侧壁沉积步骤的执行时间，改变刻蚀过程中刻蚀气体和沉积气体的通入量，从而改变刻蚀结构表面及侧壁刻蚀气体、沉积气体及其产生的等离子体的分布，实现高深宽比结构刻蚀的均一性，并保障了刻蚀结构表面粗糙度和侧壁垂直度，能够获得高质量的刻蚀结构。

Description

硅通孔刻蚀方法
技术领域
本发明涉及半导体技术领域，涉及硅通孔刻蚀技术，特别涉及面向高深宽比结构的硅通孔刻蚀技术。
背景技术
近年来，计算机、通讯、汽车电子、航空航天工业和其他消费类产品对微电子封装提出了更高的要求，即更小、更薄、更轻、高可靠、多功能、低功耗和低成本，需要在硅晶圆上制备出许多垂直互连通孔来实现不同芯片之间的电互连，硅通孔刻蚀工艺逐渐成为微纳加工领域的一个重要技术。而随着微电子机械器件和微电子机械系统（MicroElectromechanical System，MEMS）被越来越广泛的应用于汽车和电费电子等领域，以及TSV（Through Silicon Via）通孔刻蚀（Through SiliconEtch）技术在未来封装领域的广阔前景，深硅刻蚀工艺逐渐成为MEMS制造领域和TSV技术中最炙手可热的工艺之一。
硅通孔刻蚀工艺是一种采用等离子体干法刻蚀的深硅刻蚀工艺，相对于一般的硅刻蚀工艺，其主要区别在于：刻蚀深度远大于一般的硅刻蚀工艺。一般的硅刻蚀工艺的刻蚀深度通常小于1μm，而深硅刻蚀工艺的刻蚀深度则为几十微米甚至上百微米，具有很大的深宽比。因此，为获得良好的深孔形貌，需要刻蚀去除深度为几十甚至上百微米的硅材料，就要求深硅刻蚀工艺具有更快的刻蚀速率，更高的选择比和更大的深宽比。
目前，常用的深硅刻蚀工艺的主要特点为：整个刻蚀过程为一个刻蚀单元的多次重复，该刻蚀单元包括刻蚀步骤和沉积步骤，换言之，整个刻蚀过程是一个刻蚀步骤和一个沉积步骤的交替循环。图1为现有技术中深硅刻蚀工艺刻蚀单元执行示意图。如图1所示，一个刻蚀步骤和一个沉积步骤形成一个刻蚀单元，一般而言，可是步骤和沉积步骤的执行时间相同，刻蚀单元周期性重复执行，经过重复多次刻蚀单元后最终完成深孔刻蚀。
现有技术中，刻蚀步骤的工艺气体多为SF6，该气体刻蚀硅片具有很高的刻蚀速率，但由于SF6的刻蚀为各向同性，在接下来的沉积步骤使用CFx等含F类工艺气体在刻蚀过程中生成阻挡层来对侧壁侧壁进行保护，以控制侧壁形貌（即较大的深宽比，较少的侧向刻蚀）；该阻挡层通常为等离子体与光阻层和/或硅材料发生化学反应形成的聚合物，用来防止刻蚀步骤中的侧向刻蚀，从而只在垂直硅片的方向进行刻蚀，实现了各向异性刻蚀。
然而，随着半导体工艺节点的向前推进和特征尺寸的不断减小，硅刻蚀、特别是深硅刻蚀的深宽比不断增大，对于特征尺寸较小、刻蚀深度较深的硅刻蚀结构，受到刻蚀结构特征尺寸的限制，与待刻蚀基底表面及深度较浅的位置相比，当刻蚀进行到较深的位置时，刻蚀气体、沉积气体及其产生的等离子体在刻蚀结构侧壁及表面的分布发生较大变化，重复进行的刻蚀单元中，刻蚀步骤和沉积步骤之间的平衡被打破，刻蚀结构表面的粗糙度和均一性难以控制，特别是深硅刻蚀的侧壁质量，无论是侧壁粗糙度还是侧壁垂直度，都将受到较大影响。
因此，提供面向高深宽比结构的深硅刻蚀技术，有效控制刻蚀结构粗糙度、均一性及侧壁质量，成为先进工艺节点下提高工艺可靠性、保证半导体结构及器件性能亟需解决的问题。
发明内容
本发明所要解决的技术是，提供一种硅通孔刻蚀方法，面向高深宽比结构的深硅刻蚀技术，能够有效控制刻蚀结构粗糙度、均一性及侧壁质量，解决在刻蚀结构较深的位置刻蚀气体、沉积气体及其产生的等离子体在刻蚀结构表面及侧壁的分布发生变化从而影响刻蚀质量的问题。
本发明提供的硅通孔刻蚀方法，其中包括交替进行的刻蚀步骤和侧壁沉积步骤，所述侧壁沉积步骤的执行时间不超过相邻两次刻蚀步骤执行的间隔时间，且所述侧壁沉积步骤的执行时间逐次减少。
作为可选择的技术方案，所述刻蚀步骤的执行时间保持不变。进一步地，所述刻蚀步骤的单次执行时间为1～5s，相邻两次刻蚀步骤执行的间隔时间为1～5s。作为优选的技术方案，所述刻蚀步骤的执行时间和相邻两次刻蚀步骤执行的间隔时间相等。
作为可选择的技术方案，所述侧壁沉积步骤的执行时间不小于相邻两次刻蚀步骤执行的间隔时间的50%，进一步地，所述侧壁沉积步骤的执行时间≥0.5s。
作为可选择的技术方案，所述侧壁沉积步骤的执行时间线性均匀的逐次减少，或以任意非线性规律逐次减少，或无规律逐次减少。
作为可选择的技术方案，所述刻蚀步骤通入的刻蚀气体包括SF6，所述侧壁沉积步骤通入的沉积气体包括碳氟化合物气体。进一步地，所述侧壁沉积步骤通入的沉积气体包括C4F8或CF4或二者的混合气体。
作为可选择的技术方案，所述刻蚀步骤和侧壁沉积步骤中，通入的刻蚀气体和沉积气体流量保持不变。
作为可选择的技术方案，所述刻蚀步骤的部分或全部执行时间中，通入的刻蚀气体流量线性或非线性变化。进一步地，所述刻蚀步骤的执行过程中，通入的刻蚀气体流量呈正弦或高斯曲线变化。
作为可选择的技术方案，所述侧壁沉积步骤的部分或全部执行时间中，通入的沉积气体流量线性或非线性变化。进一步地，所述侧壁沉积步骤的执行过程中，通入的沉积气体流量呈正弦或高斯曲线变化。
本发明提供的硅通孔刻蚀方法中，随着刻蚀深度逐渐变深，侧壁沉积步骤的执行时间逐渐变短，通过调整重复执行的侧壁沉积步骤的执行时间，改变刻蚀过程中刻蚀气体和沉积气体的通入量，从而改变刻蚀结构表面及侧壁刻蚀气体、沉积气体及其产生的等离子体的分布。
与现有技术中刻蚀/沉积步骤的固定周期性交替执行相比，本发明提供的硅通孔刻蚀方法，在硅通孔刻蚀过程中，特别是在刻蚀结构深度较深的部分，侧壁沉积步骤执行时间的逐次缩短，并自始至终的在刻蚀步骤和侧壁沉积步骤间保持一定时间间隔，能够使之前通入的刻蚀/沉积气体有更充足的时间扩散至刻蚀结构下部，同时，也使得刻蚀步骤产生的聚合物有充足的时间扩散出来，从而使刻蚀结构深度较深的位置，刻蚀/沉积气体及其产生的等离子体分布与其在半导体基底表面及刻蚀结构深度较浅位置的分布趋于一致，从而实现高深宽比结构刻蚀的均一性，并保障了刻蚀结构表面粗糙度和侧壁垂直度，能够获得高质量的刻蚀结构。
附图说明
图1为本发明提供的硅通孔刻蚀方法示意图；
图2为本发明提供的硅通孔刻蚀方法一可选实施例示意图；
图3为本发明提供的硅通孔刻蚀方法另一可选实施例示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图1为本发明提供的硅通孔刻蚀方法式示意图。
如图1所示，本具体实施方式提供的硅通孔刻蚀方法，包括交替进行的刻蚀步骤E和侧壁沉积步骤D，所述侧壁沉积步骤D的执行时间TD不超过相邻两次刻蚀步骤E执行的间隔时间TEg，且所侧壁述沉积步骤D的执行时间TD逐次减少。
本具体实施方式中，交替执行的刻蚀步骤E和侧壁沉积步骤D可视作一制程循环步骤C，该制程循环步骤C的执行周期TC取决于刻蚀步骤E的执行周期，制程循环步骤C的执行周期TC即为刻蚀步骤E的执行时间TE与相邻两次刻蚀步骤Ei、Ei+1执行的间隔时间TEg之和，即：TC=TE+TEg。
作为可选的实施方式，在交替执行刻蚀步骤E和侧壁沉积步骤D的硅通孔刻蚀过程中，刻蚀步骤E的执行时间TE可以相同，也可以不同，刻蚀步骤E的执行时间TE为1～5s，相邻两次刻蚀步骤Ei、Ei+1执行的间隔时间TEg也为1～5s，TE和TEg可以相同，也可以不同，但在硅通孔刻蚀过程中，TE和TEg均保持不变。
作为最佳实施方式，在硅通孔刻蚀过程中，刻蚀步骤E的执行时间TE保持不变，且刻蚀步骤E的执行时间TE与相邻两次刻蚀步骤Ei、Ei+1执行的间隔时间TEg相等。优选地，刻蚀步骤E的执行时间TE及相邻两次刻蚀步骤Ei、Ei+1执行的间隔时间TEg均为1s或2s或5s。
作为最佳实施方式，在硅通孔刻蚀初始阶段，即首次执行侧壁沉积步骤D1时，侧壁沉积步骤D1的执行时间TD1与相邻两次刻蚀步骤E执行的间隔时间TEg相等。优选地，首次执行的侧壁沉积步骤D1的执行时间TD1为1s或2s或5s。作为可选实施例，在硅通孔刻蚀初始阶段，即首次执行侧壁沉积步骤D1时，侧壁沉积步骤D1的执行时间TD1小于相邻两次刻蚀步骤E执行的间隔时间TEg，但大于相邻两次刻蚀步骤E执行的间隔时间TEg的50%。
如图1所示，在本具体实施方式中，刻蚀过程需交替执行n次刻蚀步骤E和侧壁沉积步骤D方可完成，在刻蚀过程中，刻蚀步骤E和侧壁沉积步骤D并无共同执行的情况，二者交替进行，侧壁沉积步骤Di的执行时间TDi逐次缩短，该侧壁沉积步骤Di执行时间TDi的逐次减少，可以为线性均匀的逐次减少，可以以任意非线性规律逐次减少，也可以为无规律的逐次减少。作为最佳实施例，侧壁沉积步骤D的执行时间TD线性、均匀的逐次减少，直至TDn=TEn×50%或TDn=TEgn×50%。
此外，在本具体实施方式中，所述刻蚀步骤E通入的刻蚀气体包括SF6，所述侧壁沉积步骤D通入的沉积气体包括碳氟化合物气体，在刻蚀过程中，通入的刻蚀气体和沉积气体流量可以保持不变，也可以根据工艺需求在刻蚀过程中做出流量控制调整。
作为优选实施例，所述侧壁沉积步骤D通入的沉积气体包括C4F8或CF4或二者的混合气体，且如图1所示，在所述刻蚀步骤E和侧壁沉积步骤D中，通入的刻蚀气体和沉积气体流量保持不变。
图2为本发明提供的硅通孔刻蚀方法一可选实施例示意图。
如图2所示，作为可选实施例，所述刻蚀步骤E/侧壁沉积步骤D的部分或全部执行过程中，通入的刻蚀气体/沉积气体流量线性变化。即：在刻蚀步骤E/侧壁沉积步骤D中，所需的刻蚀气体/沉积气体流量逐渐增加至所需流量值，当每一周期的刻蚀步骤E/侧壁沉积步骤D结束时，相应地，刻蚀气体/沉积气体流量逐渐减少为0。上述气体流量的变化均为线性变化，刻蚀气体和沉积气体流量增加或减少的时间可以相同，也可以不同。
图3为本发明提供的硅通孔刻蚀方法另一可选实施例示意图。
如图3所示，作为可选实施例，所述刻蚀步骤E/侧壁沉积步骤D的部分或全部执行过程中，通入的刻蚀气体/沉积气体流量非线性变化。即：在刻蚀步骤E/侧壁沉积步骤D中，所需的刻蚀气体/沉积气体流量非线性地逐渐增加至所需流量值，当每一周期的刻蚀步骤E/侧壁沉积步骤D结束时，相应地，刻蚀气体/沉积气体流量非线性地逐渐减少为0。本实施例中，上述气体流量的变化均为正弦变化或高斯曲线变化，刻蚀气体和沉积气体流量增加或减少的时间可以相同，也可以不同，即：在刻蚀步骤E/侧壁沉积步骤D执行过程中，刻蚀气体/沉积气体流量变化的曲线可以为对称曲线，也可以不对称。
需要指出的是，在本发明提供的硅通孔刻蚀方法中，刻蚀步骤E与侧壁沉积步骤D的交替进行，并无先后顺序限制，二者交替执行的次数可以相同，也可以不同，并不受本具体实施方式及附图描述的限制。
本具体实施方式提供的硅通孔刻蚀方法中，随着刻蚀深度逐渐变深，侧壁沉积步骤Di的执行时间TDi逐渐变短，通过调整重复执行的侧壁沉积步骤Di的执行时间TDi，改变刻蚀过程中刻蚀气体和沉积气体的通入量，从而改变刻蚀结构表面及侧壁刻蚀气体、沉积气体及其产生的等离子体的分布。
与现有技术中刻蚀步骤E/沉积步骤D的固定周期性交替执行相比，本具体实施方式提供的硅通孔刻蚀方法，在硅通孔刻蚀过程中，特别是在刻蚀结构深度较深的部分，侧壁沉积步骤D执行时间TD的逐次缩短，并自始至终的在刻蚀步骤E和侧壁沉积步骤D之间保持一定的时间间隔，能够使之前通入的刻蚀/沉积气体有更充足的时间扩散至刻蚀结构下部，同时，也使得刻蚀步骤产生的聚合物有充足的时间扩散出来，从而使刻蚀结构深度较深的位置，刻蚀/沉积气体及其产生的等离子体分布与其在半导体基底表面及刻蚀结构深度较浅位置的分布趋于一致，从而实现高深宽比结构刻蚀的均一性，并保障了刻蚀结构表面粗糙度和侧壁垂直度，能够获得高质量的刻蚀结构。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (14)

1.一种硅通孔刻蚀方法，其中包括交替进行的刻蚀步骤和侧壁沉积步骤，其特征在于：所述侧壁沉积步骤的执行时间不超过相邻两次刻蚀步骤执行的间隔时间，且所述侧壁沉积步骤的执行时间逐次减少。
2.根据权利要求1所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤的执行时间保持不变。
3.根据权利要求2所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤的单次执行时间为1～5s，相邻两次刻蚀步骤执行的间隔时间为1～5s。
4.根据权利要求3所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤的执行时间和相邻两次刻蚀步骤执行的间隔时间相等。
5.根据权利要求1所述的硅通孔刻蚀方法，其特征在于，所述侧壁沉积步骤的执行时间不小于相邻两次刻蚀步骤执行的间隔时间的50%。
6.根据权利要求5所述的硅通孔刻蚀方法，其特征在于，所述侧壁沉积步骤的执行时间≥0.5s。
7.根据权利要求1所述的硅通孔刻蚀方法，其特征在于，所述侧壁沉积步骤的执行时间线性均匀的逐次减少，或以任意非线性规律逐次减少，或无规律逐次减少。
8.根据权利要求1～7中任意一项所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤通入的刻蚀气体包括SF6，所述侧壁沉积步骤通入的沉积气体包括碳氟化合物气体。
9.根据权利要求8所述的硅通孔刻蚀方法，其特征在于，所述侧壁沉积步骤通入的沉积气体包括C4F8或CF4或二者的混合气体。
10.根据权利要求8所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤和侧壁沉积步骤中，通入的刻蚀气体和沉积气体流量保持不变。
11.根据权利要求8所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤的部分或全部执行时间中，通入的刻蚀气体流量线性或非线性变化。
12.根据权利要求11所述的硅通孔刻蚀方法，其特征在于，所述刻蚀步骤的执行过程中，通入的刻蚀气体流量呈正弦或高斯曲线变化。
13.根据权利要求8所述的硅通孔刻蚀方法，其特征在于，所述侧壁沉积步骤的部分或全部执行时间中，通入的沉积气体流量线性或非线性变化。
14.根据权利要求13所述的硅通孔刻蚀方法，其特征在于，所述侧壁沉积步骤的执行过程中，通入的沉积气体流量呈正弦或高斯曲线变化。
CN201310572268.8A 2013-11-15 2013-11-15 硅通孔刻蚀方法 Active CN104637866B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310572268.8A CN104637866B (zh) 2013-11-15 2013-11-15 硅通孔刻蚀方法
TW103139482A TW201526091A (zh) 2013-11-15 2014-11-14 矽通孔刻蝕方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310572268.8A CN104637866B (zh) 2013-11-15 2013-11-15 硅通孔刻蚀方法

Publications (2)

Publication Number Publication Date
CN104637866A true CN104637866A (zh) 2015-05-20
CN104637866B CN104637866B (zh) 2018-01-05

Family

ID=53216451

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310572268.8A Active CN104637866B (zh) 2013-11-15 2013-11-15 硅通孔刻蚀方法

Country Status (2)

Country Link
CN (1) CN104637866B (zh)
TW (1) TW201526091A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106564855A (zh) * 2015-10-08 2017-04-19 北京北方微电子基地设备工艺研究中心有限责任公司 一种深硅刻蚀方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080061029A1 (en) * 2006-08-09 2008-03-13 Shouliang Lai Method for Plasma Etching of Positively Sloped Structures
CN101988196A (zh) * 2009-08-07 2011-03-23 中微半导体设备(上海)有限公司 深反应离子刻蚀方法及其气体流量控制装置
CN102031525A (zh) * 2009-09-29 2011-04-27 中微半导体设备(上海)有限公司 一种深硅通孔的刻蚀方法
CN103159163A (zh) * 2011-12-19 2013-06-19 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法及基片处理设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007143105A2 (en) * 2006-06-02 2007-12-13 Fury Technologies Corporation An optically addressed gray scale electric charge-accumulating spatial light modulator

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080061029A1 (en) * 2006-08-09 2008-03-13 Shouliang Lai Method for Plasma Etching of Positively Sloped Structures
CN101988196A (zh) * 2009-08-07 2011-03-23 中微半导体设备(上海)有限公司 深反应离子刻蚀方法及其气体流量控制装置
CN102031525A (zh) * 2009-09-29 2011-04-27 中微半导体设备(上海)有限公司 一种深硅通孔的刻蚀方法
CN103159163A (zh) * 2011-12-19 2013-06-19 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法及基片处理设备

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106564855A (zh) * 2015-10-08 2017-04-19 北京北方微电子基地设备工艺研究中心有限责任公司 一种深硅刻蚀方法
CN106564855B (zh) * 2015-10-08 2019-05-31 北京北方华创微电子装备有限公司 一种深硅刻蚀方法

Also Published As

Publication number Publication date
TWI575588B (zh) 2017-03-21
CN104637866B (zh) 2018-01-05
TW201526091A (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
CN103400800B (zh) Bosch刻蚀方法
CN103738914B (zh) Mems器件的制造方法
CN103663357B (zh) 硅的刻蚀方法
WO2011126621A2 (en) Inorganic rapid alternating process for silicon etch
CN105584986B (zh) 一种硅深孔刻蚀方法
CN106032268A (zh) 一种mems器件的制作方法
Nagarajan et al. Development of dual-etch via tapering process for through-silicon interconnection
CN103715131A (zh) 大深宽比tsv通孔分步刻蚀和侧壁修饰方法
CN103050434B (zh) 硅通孔的刻蚀方法
US9478439B2 (en) Substrate etching method
CN105374675B (zh) 半导体结构的形成方法
CN103871956A (zh) 一种深孔硅刻蚀方法
CN102610560B (zh) 通孔侧壁形貌修饰方法
CN104637867A (zh) 硅通孔刻蚀方法
CN114429902A (zh) 改善深硅刻蚀底部粗糙度的方法
CN107611027A (zh) 一种改善深硅刻蚀侧壁粗糙度的方法
CN101969027B (zh) 场氧化层形成方法
CN104637866A (zh) 硅通孔刻蚀方法
CN108573867A (zh) 硅深孔刻蚀方法
CN106117472B (zh) 硅通孔中一步法化学接枝有机绝缘膜的方法
CN105679700A (zh) 硅深孔刻蚀方法
Lin et al. Deep dry etching of fused silica using C 4 F 8/Ar inductively coupled plasmas
CN102054746B (zh) 硅通孔互连结构形成方法
CN103700622A (zh) 硅通孔的形成方法
CN103413779A (zh) 硅通孔刻蚀方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 201201 No. 188 Taihua Road, Jinqiao Export Processing Zone, Pudong New Area, Shanghai

Patentee after: Medium and Micro Semiconductor Equipment (Shanghai) Co., Ltd.

Address before: 201201 No. 188 Taihua Road, Jinqiao Export Processing Zone, Pudong New Area, Shanghai

Patentee before: Advanced Micro-Fabrication Equipment (Shanghai) Inc.

CP01 Change in the name or title of a patent holder