CN104583988A - 对在高速串行互连中的发送有限冲激响应和接收线性均衡器或接收判决反馈均衡器结构的均衡尝试的平衡 - Google Patents

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Abstract

描述了用于提供对在高速串行互连中的发送(TX)有限冲激响应(FIR)和接收(RX)线性均衡器(LE)或RX判决反馈均衡器(DFE)结构的均衡尝试的平衡的方法和装置。在一些实施例中，检测与针对具有多个通道的链路中的每个通道的多个发送均衡值和多个接收均衡值对应的数据。基于在所述链路的对应通道的判决反馈均衡器(DFE)抽头中检测到饱和，针对所述链路的所述多个通道中的每个通道选择所述发送均衡值中的至少一个和所述接收均衡值中的至少一个。还要求保护和/或公开了其它实施例。

Description

对在高速串行互连中的发送有限冲激响应和接收线性均衡器或接收判决反馈均衡器结构的均衡尝试的平衡
技术领域
本发明总体上涉及电子领域。更具体地，本发明的实施例涉及用于提供对在高速串行互连中的发送(TX)有限冲激响应(FIR)和接收(RX)线性均衡器(LE)或RX判决反馈均衡器(DFE)结构的均衡尝试的平衡的技术。
背景技术
计算机系统中使用的一种通用输入/输出(I/O或IO)接口是快速外围组件互连(PCIe)。然而，随着PCIe速度的增加，所产生的一些信号失真降低了信号通信的可靠性。例如，码间串扰(ISI)总体上是指信号失真的一种形式，其中一个符号干扰随后的符号。这种不希望的信号失真可能具有与噪声类似的效果，其使得信号通信更不可靠。并且，一些高速串行I/O实施方式(例如，PCIe)在这样的频率范围内工作：在该频率范围内，ISI成为实现目标高速数据传输的一大挑战。
附图说明
详细说明被提供有对附图的参照。在图中，附图标记最左边数字标识该附图标记首次出现的附图。在不同的附图中使用相同的附图标记以指示类似或相同的部件。
图1-2和图6-7示出了计算系统的实施例的框图，该计算系统用于实现本文所讨论的各个实施例。
图3和图4示出了接收逻辑和发送逻辑的框图，该接收逻辑和发送逻辑用于实现本文所讨论的各个实施例。
图5示出了根据一些实施例的方法的流程图。
具体实施方式
在以下描述中，阐述了许多具体细节以便提供对各个实施例的透彻理解。然而，一些实施例也可以被实践而无需这些具体细节。在其它实例中，为了不模糊这些特定实施例而未详细详述公知的方法、过程、组件和电路。本发明实施例的各个方面采用各种手段来执行，例如集成半导体电路(“硬件”)、被组织成一个或多个程序的计算机可读指令(“软件”)或硬件和软件的一些组合。为了本公开的目的，对“逻辑”的提及可意味着硬件、软件或其一些组合。
通过各种技术，例如数字信号处理、信号完整性和/或非线性分析等，一些实施例提高了高速串行I/O信道或链路的质量和/或速度。这些技术可用于提高例如以PCIe 3.0及更高的速度的整体信道质量。可根据2010年11月10日的PCI Express基本规范3.0，修订版3.0，1.0版和2011年10月20日的针对PCI Express基本规范3.0修订版的勘误版而实施PCIe 3.0。至少一个实施例平衡在具有TX FIR和RX(LE/DFE)架构的高速链路中的均衡尝试。
如上所述，一些高速串行I/O实施方式(例如，PCIe 3.0)工作在ISI成为实现目标高速数据传输的一大挑战的频率范围内。为了消除ISI的问题，可在收发器的设计中采用一些技术来补偿ISI引起的失真。一些技术涉及到两个串联的均衡级(将参照图3进一步讨论)：(1)发射器平衡：这是为了帮助相对于所传输信号的较低频率的内容而预强调所传输信号的高频内容(例如，预失真，以抵消在高频下信道诱发的失真)；以及(2)接收器均衡。在这里，接收器路径由前馈均衡器(FFE)级及其后跟随的判决反馈均衡器(DFE)级组成。所述FFE均衡器级通常是离散或连续时间线性均衡器(LE)(CTLE)的LE，其用于补偿预标记ISI，但它确实也放大了链路诱发的加性噪声。所述DFE级可以是非线性的且基于过去的判决，从而使得其能够减少FFE级的噪声增强并补偿残留的ISI。
此外，PCIe 3.0规范详述了TX FIR的设计约束并详细说明了接收器均衡的行为模型。所述行为模型详细说明了上述的接收器均衡级，所以PCIe3.0 I/O的许多实施方式遵循该架构。在一些实施方式中，接收器均衡是自适应的，也就是说，滤波器的系数基于对所接收到的数据模式的测量而进行调节。在一些情况下，自适应经由最小均平方(LMS)算法而被限制在DFE级。这种自适应用来确保链路的质量，经由例如通过接收器电压和时间余量(timing margining)方法所获得的度量来测量链路的质量。该自适应滤波保持活动以补偿由硅实施方式和链路质量变化而引起的偏差。
此外，PCIe 3.0详细说明了经由变速训练协议的均衡部分来执行额外的接收器自适应的可能性。在这种模式下，接收器轮流调整(tune)链路伙伴的TX均衡器来改进超出被定义为“预置”的固定TX均衡点的链路质量。这一详细定义的机制使用PCIe 3.0训练协议和链路本身作为媒介来传输对链路伙伴的TX的调整，其试图避免边带或对参考信号的需求。对于PCIe 3.0确定发送哪个系数组(例如，FIR的抽头(tap)值)来调整链路伙伴的TXFIR的情况是实施方式特定的，并且不必遵循任何自适应滤波方法。
因此，PCIe 3.0的实施方式无法利用接收器的自适应来调整链路伙伴的TX均衡器，这是由于TX均衡器自适应与RX均衡器是解耦的。这进而促生了一些变通策略，例如使用经由对每个平台的离线链路分析或经由平台的余量技术找到的“最佳预置”。然而，预置意味着作为起点，例如用于保证小于10-4的基本链路比特误码率(BER)，以确保均衡协议的其它部分可以进行。此外，一些用于确定链路伙伴的TX FIR的最佳系数集的基于软件的算法仍然依靠预置和余量来概括所有通道，因此，该算法变得非常耗时并且不像每通道训练方法那样灵活。对于一些平台，例如短信道，预置足以达到目标BER，并且因此这些方法是适用的。
此外，只是为了使能对一个预置的使用而能够调整RX模拟前端以在给定的均衡区域内运行。例如，可调整以补偿使用长信道预置的长信道场景下的“最坏情况的ISI”。然而，这可能会引起DFE的不希望的行为，因为TX FIR和CTLE倾向于过度补偿高频符号并引入后标记ISI，这些DFE很难去改正。
在上述情况下，根本不使用平衡跨链路的均衡尝试的想法。为此，一些实施例平衡在信道上运行的遵循以下顺序的系列级联均衡器：TX FIR、链路、FFE/CTLE、和DFE。通过调整TX FIR抽头权重并结合FFE/CTLE的RX均衡抽头的变化以及DFE抽头的自动调节来完成均衡平衡。经由比任何仅有预置的策略所提供的更宽的均衡空间探索，这种方法能够提供灵活性以覆盖许多操作条件。本文中用于执行各种操作的逻辑也可在固件、BIOS(基本输入/输出系统)等中实现。
此外，这种平衡的均衡尝试(BEE)不限于PCIe 3.0，并且其适用于任何例如具有可控的TX均衡器以及自适应但可控的且可观察的RX均衡器的高速链路。例如，通过以下方式，一些(BEE)实施例通过以下方式克服了固定预置或最佳预置方法的局限性：(1)提供更多可行的TX FIR的工作点，并在每个通道的基础上调节CTLE/FFE的行为(其能够解释通道与通道间的路由差异)；(2)不依赖于可影响控制器栈的状态的接收器余量(例如，电压波动或抖动注入)；和/或(3)在尚未对速度进行优化的软件实施方式中，提高速度，例如宽x16链路耗时小于400毫秒(相比之下，所使用的预置余量方法即便是在最优化的形式下也需要耗时大于1秒)。
通过参照计算系统组件，例如本文中参照图1-2和图6-7所讨论的组件，本文详细讨论了各个实施例。更具体地，图1示出了根据本发明的实施例的计算系统100的框图。系统100包括一个或多个代理102-1至102-M(本文中统称为“多个代理102”或更一般地“代理102”)。在实施例中，代理102为计算系统(例如，参照图2和图6-7所讨论的计算系统)的组件。
如图1所示，代理102经由网络结构104进行通信。在实施例中，网络结构104可包括经由串行(例如，点对点)链路和/或共享通信网络进行通信的一个或多个互连(或互连网络)。例如，一些实施例促成对允许与全缓冲双列直插存储器模块(FBD)进行通信的链路的组件调试或验证，例如，其中FBD链路是用于将存储器模块耦合到主机控制设备(例如，处理器或存储器集线器)的串行链路。调试信息可从FBD信道主机发送，从而使得通过信道业务追踪捕捉工具(例如，一个或多个逻辑分析器)沿着信道观察调试信息。
在一个实施例中，系统100可支持分层协议方案，其包括物理层、链路层、路由层、传输层、和/或协议层。结构104还促成点对点网络中数据(例如，以分组的形式)从一个协议(例如，高速缓存处理器或高速缓存感知存储器控制器)传输到另一协议。此外，在一些实施例中，网络结构104可提供遵循一个或多个高速缓存一致性协议的通信。
此外，如图1中箭头的方向所示，代理102经由网络结构104发送和/或接收数据。因此，一些代理利用单向链路而其它代理利用双向链路以进行通信。例如，一个或多个代理(例如，代理102-M)发送数据(例如，经由单向链路106)，其它代理(例如，代理102-2)接收数据(例如，经由单向链路108)，而一些代理(例如，代理102-1)发送和接收数据(例如，经由双向链路110)。
此外，根据实施例，代理102中的一个或多个包括输入/输出集线器(IOHs)120，以促成代理(例如，所示的代理102-1)与一个或多个输入/输出(“I/O”或“IO”)设备124(例如，PCIe的I/O设备)之间的通信。所述IOH 120包括根组件(RC)122(其包括一个或多个根端口)，以用于根据PCIe规范(例如，根据PCI Express基本规范3.0，也被称为PCIe3.0)耦合和/或促成代理102-1的组件(例如，处理器、存储器子系统等)与I/O设备124之间的通信。在一些实施例中，多代理系统中的一个或多个组件(例如，处理器内核、芯片组、输入/输出集线器、存储器控制器等)包括RC 122和/或IOH 120，将参照其余的附图来进一步讨论。
此外，代理102包括PCIe控制器135，其用于管理PCIe接口的各种操作，包括例如用以提高代理102中PCIe组件的高速(例如，串行)I/O信道的质量和/或速度。此外，如图1所示，代理102-1可访问存储器140。如将参照图2-7进一步讨论的，存储器140存储包括例如操作系统、设备驱动程序等各种项目。
更具体地，图2是根据实施例的计算系统200的框图。系统200包括多个插口202-208(虽然示出了4个，但在一些实施例中可具有更多或更少的插口)。每个插口包括一个处理器以及以下中的一个或多：IOH 120、RC122和PCIe控制器135。在一些实施例中，IOH 120、RC 122和/或PCIe控制器135可存在于系统200的一个或多个组件中(如图2中所示)。此外，根据实施方式，系统中可存在更多或更少的120、122和/或135块。此外，每个插口经由点对点(PtP)链路，或差分互连(例如，快速路径互连(QPI)、MIPI(移动行业处理器接口)等)而耦合到其它插口。如关于图1的网络结构104所讨论的，每个插口耦合到系统存储器的本地部分，例如由包括动态随机存取存储器(DRAM)的多个双列直插存储器模块(DIMMs)构成的系统存储器。
在另一实施例中，网络结构可用于任何片上系统(SoC)应用，利用定制或标准接口，例如用于AMBA(高级微控制器总线架构)、OCP(开放式内核协议)、MIPI(移动行业处理器接口)、PCI(外围组件互连)或PCIe(快速外围组件互连)的ARM兼容接口。
一些实施例使用使能使用基于PC(个人计算机)的系统(例如，基于PCI的系统)中的异构资源而不对IP资源本身做任何改变的技术(例如，AXI/OCP技术)。实施例提供了两个非常薄的硬件块，其在本文中被称为Y单元(Yunit)和垫片(shim)，其可用于将AXI/OCP IP插入到自动生成的互连结构中以创建PCI兼容系统。在一个实施例中，Y单元的第一(例如，北)接口连接到与PCI兼容总线(例如，直接媒体接口(DMI)总线、PCI总线、或快速外围组件互连(PCIe)总线)接合的适配器块。第二(例如，南)接口直接连接到非PC互连，例如AXI/OCP互连。在各个实施方式中，该总线可以是OCP总线。
在一些实施例中，Y单元通过将PCI配置周期转换成目标IP能够理解的事物来实现PCI列举。该单元还执行从可重新定位的PCI地址到固定AXI/OCP地址的转换，反之亦然。Y单元还可以执行排序机制，以满足生产者-消费者模型(例如，PCI生产者-消费者模型)。进而，个人IP经由专用的PCI垫片而连接到互连。每个垫片可以实现针对对应IP的整个PCI头。所述Y单元将对PCI头的访问以及设备存储空间路由到垫片。该垫片消耗所有头读/写事物，并将其它事物传递到IP。在一些实施例中，该垫片还实现IP的与功率管理相关的所有功能。
因此，实现Y单元的实施例采取了分布式的方法，而不是作为一个单片兼容块。跨所有IP的常见功能(例如，地址转换及排序)在Y单元中实现，而IP特定的功能(例如，功率管理、错误处理等)在为该IP定制的垫片中实现。
以这种方式，可以以对Y单元最小的改变而添加新的IP。例如，在一种实施方式中，可以通过在地址重定向表中添加的新条目而发生改变。虽然垫片为IP特定的，但是在一些实施方式中，大量的功能(例如，90％以上)是所有IP中常见的。这使得能够为新的IP快速重新配置现有的垫片。因此，一些实施例还使得能够使用自动生成的互连结构而无需修改。在点对点总线架构中，设计互连结构可能是挑战性的任务。上述Y单元方法以最小的努力将产业生态系统利用到PCI系统中，并且无需对行业标准工具的任何修改。
如图2所示，每个插口耦合到存储器控制器(MC)/本地代理(HA)(例如，MC0/HA0至MC3/HA3)。所述存储器控制器耦合到对应的可作为系统存储器(例如，图6中的存储器612)的一部分的本地存储器(被标记为MEM0至MEM3)。在一些实施例中，存储器控制器(MC)/本地代理(HA)(例如，MC0/HA0至MC3/HA3)可与图1中的代理102-1相同或相似，并且被标记为MEM0至MEM3的存储器可与参照本文任一附图所讨论的存储设备相同或相似。一般地，处理/高速缓存代理向本地节点发送请求以访问与对应的“本地代理”相关联的存储器地址。此外，在一个实施例中，MEM0至MEM3可被配置为例如作为主和从的镜像数据。此外，在一些实施例中，系统200的一个或多个组件可被包括在同一集成电路管芯上。
此外，一个实施方式(如图2所示)用于具有镜像的插口无缝配置。例如，被分配给存储器控制器(例如，MC0/HA0)的数据通过PtP链路被镜像到另一存储器控制器(例如MC3/HA3)。
图3和4示出了根据一些实施例的接收和发送逻辑的框图。更具体地，图3示出了具有均衡器逻辑的高速互连系统的框图，并且图4示出了DFE逻辑和FIR逻辑的阶跃响应以及RX结构如何导致ISI均衡。在一些实施例中，图1、2、6或7中的系统的一个或多个组件(例如，IOH 120、RC 122和/或PCIe控制器135)包括图3和4所示的逻辑。
参照图3，在TX FIR滤波器逻辑302处接收所发送的信号，其被传递到DFE逻辑304(例如，通过TX驱动器、链路306、RX放大器、以及FFE/CTLE逻辑308)。链路306可与参照图1所讨论的链路相同或相似。如图3所示，TX FIR滤波器逻辑302包括延迟抽头TX FIR滤波器(例如，图3中的3抽头延迟FIR)，用于相对于所传输信号的较低频率的内容而预强调所传输信号的高频内容(例如，预失真，以抵消在高频下信道诱发的失真)。此外，DFE逻辑304前面具有FFE或CTLE逻辑308。所述FFE逻辑通常是离散或连续时间线性均衡器(LE)(CTLE)的LE逻辑，其用于补偿预标记ISI，但它也放大了链路诱发的加性噪声。然而，DFE逻辑304是非线性的，并且其操作基于过去的判决(即，过去恢复的信号值)，从而使得能够减少FFE/CTLE逻辑308的噪声增强。
图5示出了根据一些实施例的用于在高速链路中实现平衡的均衡的方法的流程图。如图所示，示出了三个分开的阶段(即，设置阶段、数据收集阶段、以及数据处理阶段)。在各种实施例中，参照图5所讨论的操作由参照图1、2、3、4、6和/或7所讨论的一个或多个组件来执行(例如，逻辑120、122、135、302、304、308等)。
参照图5，在实际实施平衡的均衡之前执行设置阶段，以准备所述逻辑。在操作502，确定链路(例如，图3中的链路306)是否处于目标速度以及是否训练了DFE。如果是，则设置阶段结束；否则，在操作504，获得TXFIR伙伴的约束。在操作506，初始化TX均衡(EQ)(例如，设置为0)。在操作508，计算最大TX均衡点(减去EQ增量)。在操作510，将新的TX FIR抽头编程到链路伙伴的所有通道并重新训练该链路。在操作512，确定对链路的目标速度的训练是否正确。如果不正确，则在操作514，均衡增量递减；否则，在操作516，为所有通道设置CTLE/FFE峰值限制和起点。在操作516后，启动数据收集阶段。
如图5所示，数据收集阶段开始于操作520，在该操作中，训练被执行至安全点，以向所有通道设置新的CTLE/FFE峰值。在操作522，训练被执行至目标速度并且检查链路的质量和稳定性。在操作524，确定链路质量是否是可接受的(例如，BER低于目标BER)。如果是可接受的，则在操作526，采样每个通道的DFE抽头并存储与当前CTLE峰值设置相关联的数据(例如，存储到本文所讨论的任何存储设备中)。在操作528，确定是否已经达到最大的CTLE/FFE峰值设置。如果没有，则操作530递增CTLE/FFE峰值设置。在操作532，确定是否已针对任何通道而检测到DFE抽头饱和。如果没有DFE抽头饱和，则启动处理数据阶段；否则，当通道具有DFE抽头饱和时，在操作536，执行训练至安全点，以向饱和的通道设置最小CTLE/FFE峰值设置。在操作538，仅对受影响的通道(即，具有DFE抽头饱和的通道)递减最大TX均衡点。在操作540，将新的TX FIR抽头组编程到链路伙伴所影响的通道并重新训练该链路。
在操作542，确定饱和是否不存在。如果饱和仍存在，则在操作544，递减均衡增量并重复操作538、540、和542的序列；否则如果不存在饱和，则启动处理数据阶段。
一旦收集到所有的数据，则启动数据处理阶段，其中生成并分析DFEFIR的阶跃响应。例如，在操作560，选择通道(例如，选择通道0)。在操作562，生成对于所选择的通道的所有DFE FIR阶跃响应。在操作564，存储/保存对于达到最大鉴频的情况(例如，更高的带宽(B/W)的阶跃响应)下的TX FIR和CTLE/FFE设置(例如，存储/保存到本文所讨论的任何存储设备中)。在操作566，确定是否已分析了所有通道。如果没有，则选择下一个通道；否则，如果已分析所有通道，则在操作570，设置每个通道的CTLE/FFE峰值和TX FIR的新值并重新训练该链路到目标速度。
在实施例中，在将CTLE/FFE均衡设置向最大值增加时，TX均衡被最大化(例如，被允许预先/后标记)。在该过程的每一步中，训练后的DFE的最终状态被存储(例如，到本文所讨论的一个或多个存储设备中)。如果检测到DFE抽头饱和(即，具有峰值的抽头没有变化)，则对称地减少TX均衡(例如，将预先/后标记减一、后标记加二)。继续该递减直到观察不到到饱和。这是在短(例如，低失真)链路两侧需要很少均衡的短链路的明显指示。
另外，DFE FIR输入空间可以是离散的，所以其输出可以是有限的一组值。给定所述输入包括+1和-1的序列，基于对于每种情况所存储的最终抽头值而重建DFE FIR阶跃响应。在一些实施例中，由于所述DFE FIR只响应来自采样器输出的不同频率阶跃，所以模拟的阶跃响应可被用作模型以通过重建的阶跃的形状来分析DFE FIR的“鉴频”。过阻尼响应指示FIR的低频内容，这意味着DFE后标记ISI补偿对高频内容并没用多大作用并且CTLE/FFE过渡工作。子阻尼振荡响应指示DFE对不同的频率范围以不同的方式进行补偿，这意味着在以其最大鉴频执行。这转换为对大多数高频的复杂ISI的移除，而这正是DFE应该做的。在长信道中，这可导致比在中等长度信道中更高的峰值。此外，如果收集到的信息显示出不良鉴别，则TX FIR过高并且必须被降低。这是短信道中的极端情况，而在中等长度信道中是初始条件。一旦实现了满意的鉴别，则将TX FIR系数值和CTLE/FFE峰值施加到接收器，并执行新的训练循环以用于进行新的设置。
在一些实施例中，基于以下假设而执行参照图5所讨论的操作：(a)该链路信道依次遵循TX FIR逻辑、链路、CTLE和DFE均衡架构；(b)该链路能够训练到目标速度并具有可接受的质量(例如，低于目标BER的低BER)；(c)链路伙伴上的TX FIR抽头是可控的，并且所允许的值的范围是已知的(例如，在PCIe 3.0链路中，这由在均衡期1阶段中交换的FS(最大振荡(full swing))和LF(低频)参数所给定；此外，如果BEE经由软件实现，则每个通道的链路伙伴FS和LF均是结构上可见的)；(d)LE阶段的CTLE/FFE是可控的(例如，该线性第一级均衡器的带宽特性需要是可控的，例如包括增益和峰值控制)；e)DFE抽头是可观察的(例如，如果BEE经由软件实现，则每个通道的这些抽头的值对算法可见)；和/或(f)DFE自适应经由LMS(最小均方)或其它适用的自适应方法如所预期的进行(例如，DFE/LMS作为信道的后标记ISI的近似分段的线性识别而进行)。
图6示出了根据本发明的实施例的计算系统600的框图。计算系统600包括经由互连网络(或总线)604进行通信的一个或多个中央处理单元(CPU)602-1到602-N或处理器(本文中统称为“多个处理器602”或更一般地“处理器602”)。处理器602包括通用处理器、网络处理器(其处理通过计算机网络603传送的数据)、或其它类型的处理器(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CTSC))。另外，处理器602可以具有单个或多个内核设计。具有多核设计的处理器602可将不同类型的处理器内核集成在同一集成电路(IC)管芯上。另外，具有多核设计的处理器602可以被实现为对称或非对称多处理器。
此外，参照图1-5所讨论的操作由系统600的一个或多个组件执行。在一些实施例中，处理器602可与图2中的处理器202-208相同或相似。此外，处理器602(或系统600的其它组件)包括以下中的一个或多个：IOH 120、RC122、以及PCIe控制器135。另外，尽管图6示出了组件120/122/135的一些位置，但是这些组件可位于系统600中的其它地方。例如，I/O设备124可经由总线622进行通信等。
芯片组606还与互连网络604进行通信。芯片组606包括图形和存储器控制器集线器(GMCH)608。GMCH 608包括与存储器612通信的存储器控制器610。存储器612存储数据，该数据包括由CPU 602或计算系统600中包括的任何其它设备执行的指令序列。例如，存储器612存储与参照前述附图所讨论的操作系统(OS)613和/或设备驱动程序611对应的数据。在实施例中，存储器612可与图1中的存储器140相同或相似。在本发明的一个实施例中，存储器612可包括一个或多个易失性存储(或存储器)设备，例如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或其它类型的存储设备。也可使用非易失性存储器，例如硬盘。额外的设备，例如多个CPU和/或多个系统存储器也可以经由互连网络604进行通信。
此外，处理器602中的一个或多个可以访问一个或多个高速缓存(其在各个实施例中包括私有和/或共享高速缓存)并且可以访问相关联的高速缓存控制器(未示出)。该高速缓存可遵循一个或多个高速缓存一致性协议。该高速缓存存储由系统600的一个或多个组件所利用的数据(例如，包括指令)。例如，高速缓存在本地缓存存储在存储器612中的数据，以供由处理器602的组件更快地访问。在实施例中，所述高速缓存(共享的)可包括中间级高速缓存和/或末级高速缓存(LLC)。此外，每个处理器602可包括1级(L1)高速缓存。处理器602的各个组件可以通过总线或互连网络、和/或存储器控制器或集线器而与高速缓存直接通信。
GMCH 608还包括例如经由图形加速器而与显示设备616进行通信的图形接口614。在本发明的一个实施例中，图形接口614可经由加速图形端口(AGP)而与图形加速器进行通信。在本发明的实施例中，显示设备616(例如，平板显示器)可通过例如信号转换器与图形接口614进行通信，所述信号转换器将在例如视频存储器或系统存储器这样的存储设备中存储的图像的数字表示成转换由显示设备616解释和显示的显示信号。在实施例中，在被显示设备616解释并随后在其上显示之前，由显示设备产生的显示信号通过各个控制设备。
集线器接口618允许GMCH 608和输入/输出控制集线器(ICH)620进行通信。ICH 620提供到与计算系统600进行通信的I/O设备的接口。ICH620通过外围桥(或控制器)624(例如，外围组件互连(PCI)桥、通用串行总线(USB)控制器、或其它类型的外围桥或控制器)与总线622进行通信。桥624在CPU 602与外围设备之间提供数据通路。也可以利用其它类型的拓扑。此外，多条总线可以通过例如多个桥或控制器与ICH 620进行通信。另外，在本发明的各个实施例中，与ICH 620通信的其它外围设备包括各种集成驱动电子设备(IDE)或小型计算机系统接口(SCSI)硬盘驱动器、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))、或其它设备。
总线622与音频设备626、一个或多个盘驱动器628以及网络接口设备630(其与计算机网络603通信)进行通信。其它设备也可经由总线622进行通信。此外，在本发明的一些实施例中，各个组件(例如，网络接口设备630)可与GMCH 608进行通信。此外，在一些实施例中，GMCH 608中的一个和多个组件和/或芯片组606与处理器602组合以形成单个集成电路芯片(或者也可以另外出现在同一集成电路管芯上)。
此外，计算系统600包括易失性和/或非易失性存储器(或存储设备)。例如，非易失性存储器包括以下中的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、盘驱动器(例如，628)、软盘、光盘ROM(CD-ROM)、数字多功能盘(DVD)、闪速存储器、磁光盘，或能够存储电子数据(例如，包括指令)的其它类型的非易失性机器可读介质。
图7示出了根据本发明的实施例的布置在点对点(PtP)配置中的计算系统700。特别地，图7示出了在其中处理器、存储器和输入/输出设备通过多个点对点接口进行互连的系统。参照图1-6所讨论的操作由系统700中的一个或多个组件执行。
如图7所示，系统700包括多个处理器，为清楚起见，仅示出其中的两个处理器702和704。处理器702和704每个均包括本地存储器控制器集线器(MCH)706和708，以使能与存储器710和712的通信。存储器710和/或712存储各种数据，例如参照图6中的存储器612所讨论的那些数据。如图7所示，在一些实施例中，处理器702和704还包括参照图6所讨论的高速缓存。
在实施例中，处理器702和704可以是参照图6所讨论的处理器602中的一个。处理器702和704分别经由点对点(PtP)接口714使用PtP接口电路716和718而交换数据。此外，处理器702和704每个均经由单个的PtP接口722和724使用点对点接口电路726、728、730、和732而与芯片组720交换数据。芯片组720还经由高性能图形接口736例如使用PtP接口电路737而与高性能图形电路734交换数据。
本发明的至少一个实施例被提供在处理器702和704或芯片组720内。例如，处理器702和704和/或芯片组720包括以下中的一个或一多个：IOH120、RC 122和PCIe控制器135。然而，本发明的其它实施例存在于图7的系统700内的其它电路、逻辑单元或设备中。此外，本发明的其它实施例可分布遍及图7所示的几个电路、逻辑单元或设备。因此，图7所示的组件120/122/135的位置是示例性的，并且这些组件可以或可以不被提供在所示出的位置中。
芯片组720使用PtP接口电路741而与总线740进行通信。总线740可具有与其通信的一个或多个设备，例如总线桥742和I/O设备743。总线桥742经由总线744而与其它设备例如键盘/鼠标745、通信设备746(例如，调制解调器、网络接口设备或与计算机网络603通信的其它通信设备)、音频I/O设备、和/或数据存储设备748进行通信。数据存储设备748存储由处理器702和/或704执行的代码749。
在本发明的各个实施例中，本文例如参照图1-7所讨论的操作可被实现为硬件(例如，电路)、软件、固件、微代码或它们的组合，其可被提供为计算机程序产品，例如包括(例如，非瞬时性)机器可读或(例如，非瞬时性)计算机可读介质，其上存储有用于对计算机进行编程以执行本文所讨论的过程的指令(或软件程序)。此外，术语“逻辑”可包括，以示例的方式，软件、硬件、或软件和硬件的组合。机器可读介质可包括存储设备，例如参照图1-7所讨论的那些设备。此外，这种计算机可读介质可被下载作为计算机程序产品，其中，通过经由载波传输的数据信号的方式或通过经由通信链路(例如，总线、调制解调器、或网络连接)的其它传播介质的方式而将所述程序以从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。
说明书中提及的“一个实施例”或“实施例”是指与结合该实施例描述的特定特征、结构或特性可被包含在至少一个实施方式中。在说明书中各处出现的短语“在一个实施例中”可以或可以不全部指代同一实施例。
此外，在说明书和权利要求中，也可以使用术语“耦合”和“连接”及其派生词。在本发明的一些实施例中，“连接”可指示两个或更多元件彼此直接物理或电接触。“耦合”可指示两个或更多元件直接物理或电接触。然而，“耦合”也可指示两个或更多元件彼此并不直接接触，但仍彼此协作或交互。
因此，虽然以特定于结构特征和/或方法动作的语言描述了本发明实施例，但应理解的是，所要求保护的主题可不限于所描述的具体特征或动作。相反，这些具体特征和动作被公开为实现所要求保护的主题的示例形式。

Claims (30)

1.一种装置，包括：
用于检测与针对具有多个通道的链路中的每个通道的多个发送均衡值和多个接收均衡值对应的数据的逻辑；以及
用于基于在所述链路的对应通道的判决反馈均衡器(DFE)抽头中检测到饱和，确定针对所述链路的所述多个通道中的每个通道将选择所述多个发送均衡值中的哪个以及所述多个接收均衡值中的哪个的逻辑。
2.根据权利要求1所述的装置，其中，所述多个发送均衡值与发送有限冲激响应(FIR)滤波器对应。
3.根据权利要求1所述的装置，其中，所述多个接收均衡值与接收DFE滤波器对应。
4.根据权利要求1所述的装置，进一步包括用于针对耦合到所述链路的所述多个通道中的每个通道的接收DFE滤波器和发送FIR滤波器而生成阶跃响应的逻辑。
5.根据权利要求4所述的装置，进一步包括用于分析所生成的阶跃响应的逻辑。
6.根据权利要求1所述的装置，进一步包括用于根据所选择的发送均衡值和接收均衡值而重新训练所述链路的逻辑。
7.根据权利要求1所述的装置，进一步包括用于存储所检测到的数据的存储器。
8.根据权利要求1所述的装置，其中，所述链路将第一代理耦合到第二代理，其中，所述第一代理包括以下中的一个或多个：处理器内核、芯片组、输入/输出集线器、和存储器控制器。
9.根据权利要求1所述的装置，其中，所述链路将第一代理耦合到第二代理，其中，所述第二代理包括输入/输出设备。
10.根据权利要求1所述的装置，其中，所述链路包括点对点一致性互连。
11.根据权利要求1所述的装置，其中，所述链路将第一代理耦合到第二代理，其中，所述第一代理包括多个处理器内核以及一个或多个插口。
12.根据权利要求1所述的装置，其中，所述链路将第一代理耦合到第二代理，其中，所述第一代理、所述第二代理和存储器中的一个或多个在同一集成电路芯片上。
13.根据权利要求1所述的装置，其中，所述链路包括快速外围组件互连(PCIe)链路。
14.一种方法，包括：
检测与针对具有多个通道的链路中的每个通道的多个发送均衡值和多个接收均衡值对应的数据；并且
基于在所述链路的对应通道的判决反馈均衡器(DFE)抽头中检测到饱和，确定针对所述链路的所述多个通道中的每个通道将选择所述多个发送均衡值中的哪个以及所述多个接收均衡值中的哪个。
15.根据权利要求14所述的方法，进一步包括针对耦合到所述链路的所述多个通道中的每个通道的接收DFE滤波器和发送FIR滤波器而生成阶跃响应。
16.根据权利要求15所述的方法，进一步包括分析所生成的阶跃响应。
17.根据权利要求14所述的方法，进一步包括根据所选择的发送均衡值和接收均衡值而重新训练所述链路。
18.根据权利要求14所述的方法，进一步包括存储所检测到的数据。
19.根据权利要求14所述的方法，其中，所述多个发送均衡值与发送有限冲激响应(FIR)滤波器对应。
20.根据权利要求14所述的方法，其中，所述多个接收均衡值与接收DFE滤波器对应。
21.一种计算系统，包括：
输入/输出集线器，其经由链路将处理器内核与输入/输出设备耦合；并且
所述输入/输出集线器包括：
用于检测与针对具有多个通道的链路中的每个通道的多个发送均衡值和多个接收均衡值对应的数据的逻辑；以及
用于基于在所述链路的对应通道的判决反馈均衡器(DFE)抽头中检测到饱和，确定针对所述链路的所述多个通道中的每个通道将选择所述多个发送均衡值中的哪个以及所述多个接收均衡值中的哪个的逻辑。
22.根据权利要求21所述的计算系统，其中，所述多个发送均衡值与发送有限冲激响应(FIR)滤波器对应。
23.根据权利要求21所述的计算系统，其中，所述多个接收均衡值与接收DFE滤波器对应。
24.根据权利要求21所述的计算系统，进一步包括用于针对耦合到所述链路的所述多个通道中的每个通道的接收DFE滤波器和发送FIR滤波器而生成阶跃响应的逻辑。
25.根据权利要求24所述的计算系统，进一步包括用于分析所生成的阶跃响应的逻辑。
26.根据权利要求21所述的计算系统，进一步包括用于根据所选择的发送均衡值和接收均衡值而重新训练所述链路的逻辑。
27.根据权利要求21所述的计算系统，进一步包括用于存储所检测到的数据的存储器。
28.一种包括一个或多个指令的非瞬时性计算机可读介质，当所述一个或多个指令在处理器上被执行时，将所述处理器配置为执行一个或多个操作以：
检测与针对具有多个通道的链路中的每个通道的多个发送均衡值和多个接收均衡值对应的数据；并且
基于在所述链路的对应通道的判决反馈均衡器(DFE)抽头中检测到饱和，确定针对所述链路的所述多个通道中的每个通道将选择所述多个发送均衡值中的哪个以及所述多个接收均衡值中的哪个。
29.根据权利要求28所述的非瞬时性计算机可读介质，其中，当所述一个或多个指令在所述处理器上被执行时，将所述处理器配置为针对耦合到所述链路的所述多个通道中的每个通道的接收DFE滤波器和发送FIR滤波器而生成阶跃响应。
30.根据权利要求28所述的非瞬时性计算机可读介质，其中，当所述一个或多个指令在所述处理器上被执行时，将所述处理器配置为根据所选择的发送均衡值和接收均衡值而重新训练所述链路。
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