KR20220065587A

KR20220065587A - 인터커넥트 모듈과 인터커넥트 모듈을 포함하는 ufs 시스템 및 이의 동작 방법

Info

Publication number: KR20220065587A
Application number: KR1020200152284A
Authority: KR
Inventors: 강영산; 이병요
Original assignee: 삼성전자주식회사
Priority date: 2020-11-13
Filing date: 2020-11-13
Publication date: 2022-05-20
Also published as: DE102021128091A1; US20220158877A1; US11671287B2; CN114490482A

Abstract

인터커넥트 모듈 장치가 개시된다. 본 개시의 예시적 실시예에 따른 인터커넥트 모듈 장치는, LCC(line control command) 신호를 검출하는 LCC 검출 회로, 상기 검출된 LCC 신호에 기반하여, 송신 이퀄라이저 및 수신 이퀄라이저의 신호 지연 값을 제어하는 제어 신호를 생성하기 위한 이퀄라이저 제어 회로, 제1 UFS 장치로부터 수신된 제1 신호에 대한 수신 이퀄라이징을 수행하기 위한 수신 이퀄라이저, 및 상기 수신 이퀄라이징이 수행된 상기 제1 신호에 대한 송신 이퀄라이징을 수행하고, 제2 UFS 장치에게 송신하기 위한 송신 이퀄라이저를 포함할 수 있다.

Description

인터커넥트 모듈과 인터커넥트 모듈을 포함하는 UFS 시스템 및 이의 동작 방법{INTERCONNECT MODULE, UFS SYSTEM INCLUDING THE SAME, AND OPERATING METHOD THEREOF}

본 개시의 기술적 사상은 인터커넥트 모듈에 관한 것이며, 보다 구체적으로는 UFS 호스트와 UFS 디바이스를 연결하는 인터커넥트 모듈, 이를 포함하는 UFS 시스템 및 UFS 시스템의 동작 방법에 관한 것이다.

스토리지 시스템은 호스트와 스토리지 장치로 구성된다. 호스트와 스토리지 장치는 UFS(universal flash storage), SATA(serial ATA), SCSI(small computer small interface), SAS(serial attached SCSI), eMMC(embedded MMC) 등과 같은 다양한 표준 인터페이스를 통해 연결된다.

전자 기기의 폼팩터(Form Factor)가 다양해짐에 따라, UFS 호스트와 UFS 디바이스 간에 물리적 거리가 증가될 수 있다. 다만, M-PHY의 표준 SPEC은, UFS 채널은 10cm 이내의 짧은 인터커넥트에 최적화 되었음을 밝히고 있다. 10cm 이내의 제한된 물리적 거리를 극복하기 위하여, OMC(optical media converter)가 이용될 수도 있으나, OMC를 이용한 장거리 통신을 수행하기 위해서는, UFS 호스트 및 UFS 디바이스의 송수신단에 광학 송신기, 광학 수신기를 별도로 구비해야 하며, 플라스틱 광섬유(Plastic Optical Fiber, POF)의 매질(medium)을 통해 신호를 송수신해야 한다. POF의 매질은 전기적 신호를 전달하는 기존의 갈바닉 레인(Galvanic Lane)의 매질과 성질이 상이하므로, 올바른 신호의 송수신이 가능한지 별도의 테스트 과정이 필요하고, 별도의 테스트 리소스를 할당해야 하므로 전체적인 성능 하락이 야기될 수 있다.

본 개시의 기술적 사상은 UFS 시스템에서 UFS 디바이스와 UFS 호스트 간에 물리적 거리를 연장하기 위한 인터커넥트 모듈과 이를 포함하는 UFS 시스템 및 이의 동작 방법을 제공하는 데에 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적 실시예에 따른 인터커넥트 모듈 장치는, LCC(line control command) 신호를 검출하는 LCC 검출 회로, 상기 검출된 LCC 신호에 기반하여, 송신 이퀄라이저 및 수신 이퀄라이저의 신호 지연 값을 제어하는 제어 신호를 생성하기 위한 이퀄라이저 제어 회로, 제1 UFS 디바이스로부터 수신된 제1 신호에 대한 수신 이퀄라이징을 수행하기 위한 수신 이퀄라이저, 및 상기 수신 이퀄라이징이 수행된 상기 제1 신호에 대한 송신 이퀄라이징을 수행하고, 제2 UFS 디바이스에게 송신하기 위한 송신 이퀄라이저를 포함할 수 있다.

한편, 본 개시의 기술적 사상의 일 측면에 따른 UFS 시스템은, 적어도 하나의 다운스트림 UFS 레인을 통해 UFS 디바이스에게 제1 신호와 LCC 신호를 송신하는 UFS 호스트, 적어도 하나의 업스트림 UFS 레인을 통해 상기 UFS 디바이스에게 제2 신호와 상기 LCC 신호를 송신하는 UFS 디바이스 및 상기 UFS 호스트와 상기 UFS 디바이스를 전기적으로 연결하는 적어도 하나 이상의 인터커넥트 모듈 장치를 포함하고, 상기 UFS 호스트와 상기 UFS 디바이스 간에 물리적 거리는 10cm 이상인 것을 특징으로 할 수 있다.

한편, 본 개시의 기술적 사상의 일 측면에 따른 UFS 호스트, UFS 디바이스, 상기 UFS 호스트와 상기 UFS 디바이스를 연결하는 제1 UFS 레인과 제2 UFS 레인, 상기 제1 UFS 레인 상에 배치되는 제1 인터커넥트 모듈 장치, 및 상기 제2 UFS 레인 상에 배치되는 제2 인터커넥트 모듈 장치를 포함하는 UFS 시스템의 동작 방법은, 상기 UFS 호스트가, 파워 모드의 변경을 지시하는 제1 신호 및 LCC(Line Control Command) 신호를 상기 제1 인터커넥트 모듈 장치에게 전송하는 단계, 상기 제1 인터커넥트 모듈 장치가, 상기 LCC 신호에 기반하여 데이터 레이트를 식별하고, 상기 제1 인터커넥트 모듈 장치에 포함된 적어도 하나의 이퀄라이저에 대한 신호 지연 값을 제어하는 단계, 상기 UFS 디바이스가, 상기 제1 신호에 응답하여 파워 모드의 변경을 완료하였음을 지시하는 제2 신호 및 상기 LCC 신호를 상기 제2 인터커넥트 모듈 장치에게 전송하는 단계, 및 상기 제2 인터커넥트 모듈 장치가, 상기 LCC 신호에 기반하여 데이터 레이트를 식별하고, 상기 제2 인터커넥트 모듈 장치에 포함된 적어도 하나의 이퀄라이저에 대한 신호 지연 값을 제어하는 단계를 포함하고, 상기 UFS 호스트와 상기 UFS 디바이스 간에 전기적으로 연결되는 거리는 10cm 이상인 것을 특징으로 할 수 있다.

본 개시의 예시적 실시예에 따른 인터커넥트 모듈 장치는, LCC 신호를 이용하여 변경될 데이터 레이트를 식별함으로써, 참조 클럭의 수신 및 CDR(clock data recovery) 없이도 변경된 데이터 레이트를 지원하도록 인터커넥트 모듈을 설정할 수 있다.

본 개시의 예시적 실시예에 따른 인터커넥트 모듈 장치는, UFS 호스트와 UFS 디바이스 사이에 신호를 이퀄라이징하는 인터커넥트 모듈을 삽입함으로써, UFS 호스트와 UFS 디바이스가 연결될 수 있는 물리적 거리를 연장할 수 있다.

도 1은 본 발명의 일 실시예에 따른 스토리지(storage) 장치가 적용된 시스템을 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 UFS 시스템을 도시한다.
도 3a는 본 발명의 일 실시예에 따른 인터커넥트 모듈 장치의 블록도이다.
도 3b는 LCC 신호의 파형의 예를 도시한다.
도 4a는 본 개시의 예시적 실시예에 따른 UFS 시스템의 일 예를 도시한다.
도 4b는 본 개시의 예시적 실시예에 따른 UFS 시스템의 구현 예를 도시한다.
도 5는 본 개시의 예시적 실시예에 따른 송신 이퀄라이저 및 수신 이퀄라이저의 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 UFS 시스템의 동작 방법을 나타내는 순서도이다.
도 7은 본 개시의 예시적 실시예에 따른 UFS 시스템의 다른 예를 도시한다.
도 8a는 본 개시의 예시적 실시예에 따른 수신 채널 퀄리티에 따른 수신 이퀄라이저의 설정 예를 도시하는 표이다.
도 8b는 본 개시의 예시적 실시예에 따른 송신 채널 퀄리티에 따른 송신 이퀄라이저의 설정 예를 도시하는 표이다.
도 8c는 본 개시의 예시적 실시예에 따른 송수신 채널 퀄리티의 다양한 예를 도시한다.
도 9a는 본 개시의 예시적 실시예에 따른 UFS 시스템의 또 다른 예를 도시한다.
도 9b는 본 개시의 예시적 실시예에 따른 UFS 시스템의 구현 예를 도시한다.
도 10은 본 개시의 예시적 실시예에 따른 인터커넥트 모듈을 구비한 FPCB(printed circuit board)를 도시한다.

이하, 첨부한 도면을 참조하여 본 개시의 예시적 실시예들에 대하여 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 스토리지(storage) 장치가 적용된 시스템을 도시한 도면이다.

도 1을 참조하면, 도 1의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 1의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용(automotive) 장비 등이 될 수도 있다.

도 1을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.

메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.

메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.

메모리(1200a, 1200b)는 시스템(1000)의 주 기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.

스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.

스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있다.

촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다. 사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.

센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.

통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.

디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.

전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(미도시) 및/또는 외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.

연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.

도 2는 본 발명의 일 실시예에 따른 UFS 시스템에 대해 설명하기 위한 도면이다.

UFS 시스템은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(100), UFS 디바이스(200), UFS 인터페이스를 포함할 수 있다. 전술한 도 1의 시스템에 대한 설명은, 도 2에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 2의 UFS 시스템(10)에도 적용될 수 있다.

도 2를 참조하면, UFS 호스트(100)와 UFS 디바이스(200)는 UFS 인터페이스를 통해 상호 연결될 수 있다. 도 1의 메인 프로세서(1100)가 애플리케이션 프로세서일 경우, UFS 호스트(100)는 해당 애플리케이션 프로세서의 일부로서 구현될 수 있다.

UFS 호스트(100)는 애플리케이션(150), UFS 드라이버(130), UFS 호스트 컨트롤러(120), 메모리(140) 및 UIC(UFS interconnect) 레이어(110)를 포함할 수 있다. 이 경우, UFS 호스트 컨트롤러(120), 메모리(140)는, 도 1의 메인 프로세서(1100)의 컨트롤러(1120), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)에 각각 대응될 수 있다.

UFS 디바이스(200)는 UFS 디바이스 컨트롤러(220), 스토리지(240), 스토리지 인터페이스(230), 메모리(250) 및 UIC(UFS interconnect) 레이어(210)를 포함할 수 있다. 스토리지(240)는 복수의 비휘발성 메모리 유닛으로 구성될 수 있다.

애플리케이션(150)은 UFS 디바이스(200)의 기능을 이용하기 위해 UFS 디바이스(200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(150)은 UFS 디바이스(200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 폐기(discard) 요청 등을 의미할 수 있으나, 이에 한정되는 것은 아니다.

UFS 드라이버(130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러를 관리할 수 있다. UFS 드라이버(130)는 애플리케이션(150)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(120)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.

UFS 호스트 컨트롤러(120)는 UFS 드라이버(130)에 의해 변환된 UFS 명령을 UFS 호스트(100)의 UIC 레이어(110)와 UFS 인터페이스를 통해 UFS 디바이스(200)의 UIC 레이어(210)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(120)의 UFS 호스트 레지스터(122)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.

UFS 호스트(100) 측의 UIC 레이어(110)는 MIPI UniPro(114)와 MIPI M-PHY(112)를 포함할 수 있으며, UFS 디바이스(200) 측의 UIC 레이어(210) 또한 MIPI M-PHY(212)과 MIPI UniPro(214)을 포함할 수 있다.

UFS 인터페이스는 기준 클럭(REF_CLK)을 전송하는 라인, UFS 디바이스(200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인을 포함할 수 있다.

UFS 호스트(100)로부터 UFS 디바이스(200)로 제공되는 기준 클럭의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다.

UFS 호스트(100)는 동작 중에도, 즉 UFS 호스트(100)와 UFS 디바이스(200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클럭의 주파수 값을 변경할 수 있다. UFS 디바이스(200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트로부터 제공받은 기준 클럭으로부터 다양한 주파수의 클럭을 생성할 수 있다.

UFS 인터페이스는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스는 적어도 하나의 수신 레인(receive lane)과 적어도 하나의 송신 레인(transmit lane)을 포함할 수 있으며, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인은 수신 레인에, 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인은 송신 레인에 각각 상응할 수 있다.

적어도 하나의 수신 레인 및 적어도 하나의 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 적어도 하나의 수신 레인과 적어도 하나의 송신 레인이 분리된 구조에 기반하여 UFS 호스트(100)와 UFS 디바이스(200) 간에 전 이중 또는 풀-듀플렉스(full-duplex) 방식의 통신이 가능할 수 있다.

UFS 호스트(100)로부터의 명령이 UIC 레이어(210)를 통해 UFS 디바이스(200)로 입력되면, UFS 디바이스 컨트롤러(220)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(100)로 전송할 수 있다.

일 예로, 상기 입력된 명령이 라이트 커맨드인 경우, UFS 디바이스 컨트롤러(220)는 UFS 호스트(100)로부터 제공받은 라이트 데이터를 메모리(250)에 임시로 저장할 수 있다. 그리고 UFS 디바이스 컨트롤러(220)는 스토리지 인터페이스(230)를 통해, 메모리(250)에 임시로 저장되어 있는 라이트 데이터를 비휘발성 메모리 블록의 선택된 위치에 저장할 수 있다.

UFS 디바이스 컨트롤러(220)는 논리적인 데이터 저장 단위인 LU(logical unit)를 통해 스토리지(240)를 관리할 수 있다. LU의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다.

UFS 디바이스 컨트롤러(220)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL을 이용하여 UFS 호스트(100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(10)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)의 최소 크기는 4Kbyte로 설정될 수 있다.

UFS 호스트(100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(122)에 UFS 디바이스(200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 디바이스(200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(100)는 이전에 송신된 명령이 아직 UFS 디바이스(200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 디바이스(200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 디바이스(200)로 송신할 수 있으며, 이에 따라 UFS 디바이스(200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.

복수의 메모리 유닛(350-0~350-N) 각각은 메모리 셀 어레이와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multilevel cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.

UFS 디바이스(200)에는 전원 전압으로서 VCC, VCCQ, VCCQ2 등이 입력될 수 있다. VCC는 UFS 디바이스(200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 디바이스 컨트롤러(220)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(regulator)(260)를 거쳐 UFS 디바이스(200)의 각 구성 요소들을 위해 공급될 수 있다.

다양한 실시예들에 따라, UFS 인터페이스는 인터커넥트 모듈(300)을 더 포함할 수 있다. 인터커넥트 모듈(400)은 송신 신호를 퓨리파잉(purifying)하고, 증폭하여 수신 단에게 전달할 수 있다. 인터커넥트 모듈(300)은 수신 이퀄라이저를 통해 송신 신호를 퓨리파잉함으로써 노이즈를 제거하고, 아이 다이어그램(eye diagram)에서 송신 신호의 아이(eye) 특성을 개선할 수 있다. 인터커넥트 모듈(300)은 퓨리파잉된 신호를 송신 이퀄라이저를 통해 송신 채널에 최적화되도록 주파수 특성을 개선하여 수신 단에게 송신 신호를 전달할 수 있다. 이에 따라, 인터커넥트 모듈(300)에 기반하여 UFS 호스트(100)와 UFS 디바이스(200) 간에 물리적 거리가 연장(enlarge)될 수 있다. 예를 들어, M-PHY 표준에 명시된 10cm의 짧은 인터커넥트 거리는, 송신 UFS와 인터커넥트 모듈(300) 사이에, 하나의 인터커넥트 모듈과 이웃하는 또 다른 인터커넥트 모듈 사이에, 또는 인터커넥트 모듈과 수신 UFS 사이에서 각각 만족하면 된다. 따라서, M-PHY 표준에 명시된 길이를 초과하여 UFS 호스트(100)와 UFS 디바이스(200)를 연결하는 경우, 적어도 하나 이상의 인터커넥트 모듈을 구비함으로써 UFS 채널을 형성할 수 있다. 인터커넥트 모듈(300)에 대한 구체적인 설명은 하기에서 기술하기로 한다.

도 3a는 본 발명의 일 실시예에 따른 인터커넥트 모듈 장치의 블록도이다.

도 3a를 참조하면, 인터커넥트 모듈(300)은 LCC 검출 회로(310), 이퀄라이저 제어 회로(320), 수신 이퀄라이저(330) 및 송신 이퀄라이저(340)를 포함할 수 있다.

LCC 검출 회로(310)는 LCC(Line Control Command) 신호를 검출할 수 있다. 상기 LCC 신호는, UFS 호스트(100)와 UFS 디바이스(200) 사이에 UFS 전송 라인을 제어하기 위한 신호를 지칭할 수 있다. 예를 들어, LCC 신호는 10 비트로 구성되고, d0 내지 d4의 5 비트는 정보 값을 포함하며, d5 내지 d9의 5 비트는 CRC(cyclical redundancy check)를 위한 패리티 비트일 수 있다.

다양한 실시예에 따라, LCC 검출 회로(310)는 펄스 폭(pulse width) 및 진폭(amplitude) 중 적어도 하나에 기반하여 상기 LCC 신호를 검출할 수 있다. 다양한 실시예들에 따라, LCC 신호는, 상기 LCC 신호에 선행하는 신호(예를 들어, LINE-INIT, PACP_PWR_req)와 진폭 또는 펄스 폭이 상이할 수 있다.

도 3b를 참조하면, LCC 신호는, 선행하는 아날로그 신호와 진폭의 크기가 상이할 수 있다. 예를 들어, 선행하는 아날로그 신호가 LINE-INIT 인 경우, 상기 LINE-INIT 신호의 진폭은 400mV에 상응하는 반면, LCC 신호의 진폭은 1V에 상응하는 것을 알 수 있다. 즉, LCC 검출 회로(310)는 수신 채널(도 3a의 Channel 1)으로부터 수신 신호(Rx sig)를 모니터링하고, 미리 정의된 진폭 값(예를 들어, 1V)을 가지는 신호가 검출되는 경우, LCC 신호가 수신되었음을 결정할 수 있다.

도 3b를 참조하면, LCC 신호는, 선행하는 아날로그 신호와 펄스 폭의 크기가 상이할 수 있다. 예를 들어, 선행하는 아날로그 신호는 [ps] 단위의 펄스 폭을 가지는 반면, LCC 신호에 상응하는 펄스 폭의 크기는 약 0.001ms임을 알 수 있다. 따라서, LCC 검출 회로(310)는 미리 정의된 펄스 폭을 갖는 신호가 검출됨에 응답하여, LCC 신호가 수신되었음을 결정할 수 있다.

다양한 실시예들에 따라, LCC 검출 회로(310)는 펄스 폭을 제1 우선순위, 진폭을 제2 우선순위로 설정하고, 제1 우선순위 및 제2 우선순위에 기반하여 LCC 신호의 검출을 결정할 수 있다. 예를 들어, 수신되는 아날로그 신호의 진폭은, 전달된 UFS 채널의 길이에 따라 감쇄되는 크기가 가변적인 반면, 펄스 폭은 일정하게 유지될 수 있다. 따라서, LCC 검출 회로(310)는 펄스 폭을 제1 우선순위로 판단하여 미리 정의된 값의 펄스 폭을 갖는 신호가 검출되는 경우, 바로 LCC 신호의 검출을 결정할 수도 있고, 제2 우선순위에 더 기반하여 수신된 아날로그 신호의 진폭이 일정 크기를 초과하는지 결정하여 LCC 신호의 검출을 결정할 수도 있을 것이다.

전술한 실시예에서, LCC 검출 회로(310)는 수신된 아날로그 신호의 진폭 및/또는 펄스 폭에 기반하여 LCC 신호의 검출을 결정하는 것만을 서술하였으나, 이에 제한되는 것은 아니다. 다양한 실시예들에 따라, LCC 검출 회로(310)는 선행(preceding)하거나 후행(following)하는 신호와 상이한 적어도 하나 이상의 아날로그 신호 특성에 기반하여 LCC 신호의 검출을 결정할 수 있을 것이다.

이퀄라이저 제어 회로(320)는 수신 이퀄라이저(330) 및 송신 이퀄라이저(340)를 제어하기 위한 제어 신호를 생성할 수 있다. 이퀄라이저 제어 회로(320)는 LCC 검출 회로(310)로부터 LCC 검출 정보를 수신하고, 이에 기반하여 변경된 파워 모드에서 데이터 전송 속도를 식별할 수 있다. 이퀄라이저 제어 회로(320)는 아래의 표에 기반하여 수신된 LCC 신호의 데이터 레이트를 식별할 수 있다.

d0	d1	LCC-Category	d2	d3	d4	Command	d5	d6	d7	d8	d9
d0	d1	LCC-Category	d2	d3	d4	Command	p1	p2	p3	p4	p5
1	1	HS-MODE	0	0	0	HS-G1A	1	0	0	1	1
			0	0	1	HS-G2A	0	0	0	0	0
			0	1	0	HS-G3A	0	1	1	1	1
			0	1	1	HS-G4A	1	1	1	0	0
			1	0	0	HS-G1B	1	1	1	1	0
			1	0	1	HS-G2B	0	1	1	0	1
			1	1	0	HS-G3B	0	0	0	1	0
			1	1	1	HS-G4B	1	0	0	0	1

일 실시예에 따라, 이퀄라이저 제어 회로(320)는 LCC 신호의 d0 내지 d4 비트에 기반하여 파워 모드를 식별할 수 있다. 예를 들어, d0 내지 d4 비트가 11011인 경우, 파워 모드는 HS-G4A에 상응할 수 있다. 이퀄라이저 제어 회로(320)는 식별된 파워 모드 및 아래의 표에 기반하여 데이터 레이트를 결정할 수 있다.

High-Speed GEARs	RATE A-series (Mbps)	RATE B-series (Mbps)
HS-G1 (A/B)	1248	1457.6
HS-G2 (A/B)	2496	2915.2
HS-G3 (A/B)	4992	5830.4
HS-G4 (A/B)	9984	11660.8

이퀄라이저 제어 회로(320)는 식별된 동작 레이트에 기반하여 제어 신호를 생성하고, 수신 이퀄라이저(330) 및 송신 이퀄라이저(340)에게 전달할 수 있다. 상기 제어 신호는, 수신 이퀄라이저(330) 및 송신 이퀄라이저(340)가 식별된 동작 레이트를 지원할 수 있도록 변경되어야 하는 설정 정보들을 포함할 수 있다. 상기 제어 신호는, 필터 탭의 딜레이 값에 대한 정보를 포함할 수 있다. 예를 들어, 파워 모드가 HS-G1A인 경우, 상기 딜레이 값은 1248Mbps의 데이터 레이트에 따라 전송되는 심볼들을 처리하기 위한 적절한 딜레이 값에 상응할 수 있다.

수신 이퀄라이저(330)는 수신된 신호의 품질을 향상시킬 수 있다. 다양한 실시예들에 따라, 수신 이퀄라이저(330)는 CTLE(Continuous Time Linear Equalization)(332) 및 DFE(Decision Feedback Equalization)(334)를 포함할 수 있다. CTLE(332)는 하이 패스 필터를 포함하는 고주파 부스팅 이득(gain) 경로와 단일 이득 경로를 통과한 2개의 신호를 합산함으로써, 고주파 성분을 증폭하면서 저주파 성분의 왜곡을 감소시킬 수 있다. DFE(334)는 비선형 이퀄라이저로서, 이전 판정 값을 이용하여 심볼 간 간섭(inter symbol interference, ISI)를 제거할 수 있다.

송신 이퀄라이저(340)는 FFE(Feed Forward Equalization)(342)를 포함할 수 있다. FFE(342)는 적절한 가중치를 신호에 적용한 후, 합산하여 지연된 여러 신호를 생성할 수 있다. 일 실시예에서, FFE(342)는 다중 탭 필터 및 다중 탭 계수에 기반하여 프리-커서 및 포스트-커서를 통한 이퀄라이징을 수행할 수 있다. 송신 이퀄라이저(340)는 퓨리파잉된 신호를 송신 채널(도 3a의 Channel 2)을 통해 수신 UFS에게 전달할 수 있다.

도 4a는 본 개시의 예시적 실시예에 따른 UFS 시스템의 일 예를 도시한다.

도 4a를 참조하면, UFS 호스트(100)는 UFS 디바이스(200)와 4개의 UFS 레인을 통해 연결될 수 있다. 일 실시예에 따라, 4개의 UFS 레인 중 2개는 다운스트림 UFS 레인들, 나머지 2개는 업스트림 UFS 레인들에 상응할 수 있다.

다양한 실시예들에 따라, 복수의 UFS 레인들 각각은 인터커넥트 모듈을 구비할 수 있다. 예를 들어, 다운스트림 UFS 레인은 다운스트림 인터커넥트 모듈(300-1)을 포함할 수 있고, 업스트림 UFS 레인은 업스트림 인터커넥트 모듈(300-2)을 포함할 수 있다.

일 실시예에 따라, 수신 채널(Channel 1)과 송신 채널(Channel 2) 각각은 인터커넥트 모듈(300)을 기준으로 지칭될 수 있다. 예를 들어, 다운스트림 인터커넥트 모듈(300)의 경우, UFS 호스트(100)로부터 신호를 수신하여, UFS 디바이스(200)에게 전달할 수 있다. 따라서, 수신 채널(Channel 1)은, UFS 호스트(100)와 다운스트림 인터커넥트 모듈(300) 사이의 구간을 지칭할 수 있고, 송신 채널(Channel 2)은 다운스트림 인터커넥트 모듈(300)과 UFS 디바이스(200) 사이의 구간을 지칭할 수 있다. 도 4b를 참조하면, UFS 호스트(100)는 어플리케이션 프로세서로 구현되고, UFS 디바이스(200)는 UFS 스토리지 장치로 구현될 수 있다. 도 4a의 다운스트림 인터커넥트 모듈(300-1), 및 업스트림 인터커넥트 모듈(300-2)은 도 4b의 인터커넥트 모듈(300)에 포함되도록 구현될 수 있다. M-PHY에 관한 표준 SPEC을 참조하면, 길이(distance)는, 10cm 미만의 짧은 인터커넥트(short interconnect)에 최적화되어 있음을 알 수 있다. 종래의 경우, 도 4b와 같은 10cm 이상의 연결을 구현하기 위하여 OMC(optical media converter)를 이용하여야 했으나, 인터커넥트 모듈(300)가 UFS 레인 가운데 배치되어 신호를 리피트함으로써 10cm 이상의 UFS 연결을 구현할 수 있다.

도 5는 본 개시의 예시적 실시예에 따른 송수신 이퀄라이저의 회로도이다.

도 5를 참조하면, CTLE(332)는 고대역 통과 필터(High Pass Filter, HPF)로 구현될 수 있다. DFE(334)는 적어도 하나 이상의 탭 필터 및 적어도 하나 이상의 탭 계수들에 기반하여 구현될 수 있다.

FFE(342)는 프리-앰퍼시스(pre-emphasis)를 수행할 수 있다. 상기 프리-앰퍼시스는 신호를 전송하는 과정에서 발생하는 왜곡에 대비하여 의도적으로 신호를 사전(pre)에 보정하는 것을 지칭할 수 있다. 일 실시예에 따라, FFE(342)는 전송 신호를 디-앰퍼시스(de-emphasis)하여 송신할 수 있다. FFE(342)는 상기 디-앰퍼시스를 위하여 FIR(Finite Impulse Response) 필터로 구현될 수 있다. FFE(342)는 디-앰퍼시스하여 신호를 송신함으로써 수신단(end)에서 신호의 아이 다이어그램(eye diagram) 아이(eye)의 높이(height) 및 마진(margin)을 개선할 수 있다.

도 6은 본 개시의 예시적 실시예에 따른 UFS 시스템의 동작 방법을 나타내는 순서도이다.

도 6을 참조하면, 동작 S110에서, UFS 로컬(local)은 파워 모드 변경 신호와 함께 LCC 신호를 UFS 리모트(remote)에게 출력할 수 있다. 이하, UFS 시스템(1000) 중 먼저 신호를 송신(initiating)하는 측을 UFS 로컬, 송신 신호를 수신하는 측을 UFS 리모트로 지칭하기로 한다. 동작 S110에서, UFS 로컬은 파워 모드 변경 신호와 LCC 신호를 UFS 리모트에게 전송할 수 있다. 예를 들어, UFS 호스트(100)에 상응하는 UFS 로컬은 파워 모드를 변경할 것을 결정할 수 있다. UFS 로컬은 상기 파워 모드의 변경을 알리기 위하여 UFS 리모트에게 PACP_PWR_req 신호를 전송할 수 있다. UFS 로컬은 PACP_PWR_req 신호와 함께 LCC 신호를 전송할 수 있다. 상기 LCC 신호는, 변경될 파워 모드를 지시하는 비트들을 포함할 수 있다. 예를 들어, 변경될 파워 모드가 HS-G3A인 경우, LCC 신호의 d0 내지 d4는 "01111"을 가질 수 있다.

동작 S120에서, 인터커넥트 모듈(300)은 LCC 신호에 기반하여 동작 레이트를 식별할 수 있다. 인터커넥트 모듈(300)의 LCC 검출 회로(310)는 수신 신호를 모니터링하여 LCC 신호가 수신되는 것을 식별할 수 있다. LCC 신호가 검출되면, 이퀄라이저 제어 회로(320)가 상기 LCC 신호를 복호하여 변경될 파워 모드를 결정할 수 있다. 예를 들어, 동작 S110에서 UFS 로컬은 파워 모드를 HS-G3A로 변경할 예정이므로, 상기 LCC 신호는 "01111"의 정보 비트를 포함할 수 있다. 이퀄라이저 제어 회로(320)는 상기 LCC 신호를 복호하여 "01111"의 비트를 획득한 것에 응답하여 복호된 비트에 매핑되는 파워 모드를 식별할 수 있다.

동작 S130에서, 인터커넥트 모듈(300)은 송수신 이퀄라이저 설정을 동작 레이트에 기반하여 변경할 수 있다. 여기서, 인터커넥트 모듈(300)은 도 4a에 도시된 다운스트림 인터커넥트 모듈(300)에 대응될 수 있다.

일 실시예에 따라, 현재 동작 중인 파워 모드가 HS-G1A이고, 상술한 바와 같이 변경될 파워 모드가 HS-G3A인 경우, 인터커넥트 모듈(300)은 높아질 데이터 레이트를 지원하기 위한 설정 정보를 수신 이퀄라이저(330) 및 송신 이퀄라이저(340)에게 전송할 수 있다. 상기 설정 정보는, DFE(334)의 필터 탭에서 신호를 딜레이하는 시간 값을 포함할 수 있다. 파워 모드가 HS-G1A에서 HS-G3A로 변경되는 경우, 데이터 레이트가 증가되므로 필터 탭의 딜레이 크기를 감소시켜 상기 HS-G3A의 데이터 레이트를 지원할 수 있도록 설정을 변경할 수 있다.

동작 S140에서, UFS 리모트는 모드 변경 완료 신호와 함께 LCC 신호를 UFS 로컬에게 출력할 수 있다. 종래의 경우, UFS 리모트는 상기 파워 모드 변경 신호에 응답하여 모드 변경 완료 신호만을 출력하였으나, 다양한 실시예에 따른 UFS 리모트는 기 수신된 LCC 신호를 다시 출력할 수 있다. 일 실시예에 따라, 상기 모드 변경 완료 신호는, PACP_PWR_cnf 신호에 상응할 수 있다. 동작 S130에서 송수신 이퀄라이저의 설정이 변경된 모듈은 다운스트림 인터커넥트 모듈(300-1)만 포함하기 때문이다. UFS 리모트는, 모드 변경 완료 신호와 함께 LCC 신호를 출력함으로써 업스트림 인터커넥트 모듈(300-2)에게 파워 모드가 변경됨을 알릴 수 있다.

동작 S150에서, 업스트림 인터커넥트 모듈(300)은 LCC 신호에 기반하여 동작 레이트를 식별하고, 동작 S160에서 식별된 동작 레이트에 기반하여 송수신 이퀄라이저 설정을 변경할 수 있다. 동작 S150 및 동작 S160에 관한 설명은, 동작 S120 및 동작 S130과 중복되므로 생략하기로 한다.

전술한 실시예에서, UFS 로컬 및 UFS 리모트는 파워 모드 변경 신호 및 모드 변경 완료 신호에 추가적으로 LCC 신호를 전송함으로써 별도의 새로운 제어 신호 포맷이나 리저브드(reserved) 비트를 이용하지 않고도 변경될 파워 모드에 대한 정보를 전송하고 인터커넥트 모듈(300)에서 변경될 파워 모드에 응답하여 이퀄라이저 설정을 변경할 수 있다.

도 7은 본 개시의 예시적 실시예에 따른 UFS 시스템의 다른 예를 도시한다.

도 7을 참조하면, UFS 시스템(1000)은 적어도 하나 이상의 양방향 UFS 레인들을 포함할 수 있다.

다양한 실시예들에 따라, UFS 호스트(100) 또는 UFS 디바이스(200)는 적어도 하나의 양방향 UFS 레인(700)의 전송 방향을 결정할 수 있다. 예를 들어, 다운스트림 데이터의 크기가 큰 경우, UFS 호스트(100) 또는 UFS 디바이스(200)는 적어도 하나의 양방향 UFS 레인(700)의 전송 방향을 다운스트림(예를 들어, UFS 호스트(100)로부터 UFS 디바이스(200)에게 향하는 방향)으로 설정할 수 있다.

적어도 하나의 양방향 UFS 레인을 구현하기 위하여, UFS 호스트(100) 및 UFS 디바이스(200) 각각은 레인 통합 회로(lane merging circuit), 레인 분배 회로(lane distributing circuit)을 포함할 수 있다.

다양한 실시예들에 따라, 적어도 하나의 양방향 UFS 레인에 포함되는 각각의 UFS 레인은, 다운스트림 인터커넥트 모듈(300-1) 및 업스트림 인터커넥트 모듈(300-2)을 모두 포함할 수 있다. UFS 호스트(100) 및 UFS 디바이스(200)는 적어도 하나의 양방향 UFS 레인(700)의 전송 방향에 정합하도록 다운스트림 인터커넥트 모듈(300-1) 또는 업스트림 인터커넥트 모듈(300-2) 중 어느 하나를 활성화할 수 있다.

도 8a는 본 개시의 예시적 실시예에 따른 수신 채널 퀄리티에 따른 수신 이퀄라이저의 다양한 설정 예를 도시하는 표이다.

도 8a를 참조하면, 수신 UFS 채널 퀄리티는 신호의 왜곡 정도에 따라 1 내지 5의 카테고리를 가질 수 있다. 예를 들어, 수신 UFS 채널을 통해 수신된 신호가 많이 왜곡되는 경우, 채널 퀄리티는 "1"에 상응할 수 있다. 수신 UFS 채널을 통해 수신된 신호의 왜곡 정도가 양호한 경우, 채널 퀄리티는 "5"에 상응할 수 있다. 여기서, 수신 UFS 채널 퀄리티는, PCB 상에 IP(intellectual property)들을 배치하고 테스트 과정에서 측정될 수 있을 것이다.

다양한 실시예들에 따라, CTLE(332)는 적어도 하나 이상의 스테이지를 가질 수 있다. 예를 들어, 수신 UFS 채널의 퀄리티가 양호한 경우(채널 퀄리티 5 내지 4), CTLE(332)는 단일 스테이지로 구현될 수 있다. 신호의 왜곡 정도가 심하지 않으므로, 단일 스테이지로 구현함으로써 저전력으로 구동하고, 간단한 구조를 채용할 수 있는 이점이 있다. 다른 예를 들어, 수신 UFS 채널의 퀄리티가 나쁜 경우(예를 들어, 채널 퀄리티 3 내지 2), CTLE(332)는 2개의 멀티 스테이지로 구현될 수 있다. CTLE(332)는 2개의 스테이지를 접속(cascading)하여 구현됨으로써 왜곡된 신호의 고주파 성분을 증폭하고, 저주파 성분의 왜곡을 더욱 감소시킬 수 있다. 또 다른 예를 들어, 수신 UFS 채널의 퀄리티가 매우 나쁜 경우(예를 들어, 채널 퀄리티 1), CTLE(332)는 3개의 멀티 스테이지로 구현될 수도 있을 것이다.

다양한 실시예들에 따라, DFE(334)는 적어도 하나 이상의 탭 필터를 더 포함할 수 있다. 예를 들어, 수신 UFS 채널의 퀄리티가 양호한 경우(채널 퀄리티 5 내지 4), DFE(334)는 단일 필터 탭으로 구현될 수 있다. 다만, 수신 UFS 채널의 퀄리티가 열화될수록 필터 탭의 개수를 증가시켜 왜곡된 수신 신호를 보정하도록 구현될 수 있다.

도 8b는 본 개시의 예시적 실시예에 따른 송신 채널 퀄리티에 따른 송신 이퀄라이저의 다양한 설정 예를 도시하는 표이다.

도 8b를 참조하면, 송신 UFS 채널 퀄리티는 신호의 왜곡 정도에 따라 1 내지 5의 카테고리를 가질 수 있다. 예를 들어, 송신 UFS 채널을 통해 수신된 신호가 많이 왜곡되는 경우, 채널 퀄리티는 "1"에 상응할 수 있다. 송신 UFS 채널을 통해 송신된 신호의 왜곡 정도가 양호한 경우, 채널 퀄리티는 "5"에 상응할 수 있다. 여기서, 송신 UFS 채널 퀄리티는, PCB 상에 IP들을 배치를 완료하고 테스트 과정에서 측정될 수 있을 것이다.

다양한 실시예들에 따라, FFE(342)는 채널 퀄리티에 따라 프리-앰퍼시스의 강도(intensity)를 다르게 설정할 수 있다. FFE(342)는 채널 퀄리티가 열화됨에 따라, 디-앰퍼시스 뿐만 아니라, 프리-슈트(pre-shoot)를 동시에 수행하도록 제어될 수도 있다.

예를 들어, 송신 UFS 채널의 퀄리티가 양호한 경우(예를 들어, 채널 퀄리티 5), FFE(342)는 포스트-커서의 크기를 -1.5dB로 설정할 수 있다. 즉, FFE(342)는 디-앰퍼시스만을 수행할 수 있다. 상기 포스트-커서를 통해 파형의 시작 부분을 제외한 나머지 파형의 크기를 감소시킴으로써 송신 신호를 프리-앰퍼시스하여 심볼 간 간섭을 억제할 수 있다. 송신 UFS 채널 퀄리티가 4로 열화된 구간의 경우, FFE(342)는 포스트 커서의 크기를 -3dB로 증가시킬 수 있다. 즉, FFE(342)는 송신 UFS 채널의 퀄리티가 열화됨에 따라 파형의 나머지 부분을 더 많이 감소시킬 수 있다.

다른 예를 들어, 송신 UFS 채널의 퀄리티가 나쁜 경우(예를 들어, 채널 퀄리티 3), FFE(342)는 디-앰퍼시스 뿐만 아니라, 프리-슈트까지 함께 수행할 수 있다. 즉, FFE(342)는 3-tap FIR 필터 탭 중 프리-커서의 크기를 -1.5dB로, 포스트-커서의 크기를 -1.5dB로 각각 설정할 수 있다. 이에 따라, 파형의 시작과 끝 부분을 제외한 나머지 부분의 크기를 미리 감소시킴으로써 송신 신호를 프리-앰퍼시스하여 심볼 간 간섭을 억제할 수 있다. 다양한 실시예들에 따라, 채널 퀄리티가 더욱 열화되는 경우, 열화됨에 따라 프리-커서 및 포스트-커서의 크기를 증가시켜 프리-앰퍼시스할 수 있을 것이다.

도 8c는 본 개시의 예시적 실시예에 따른 송수신 채널 퀄리티의 다양한 예를 도시한다. 도 8c는 복수의 IP 블록들이 PCB 상에 배치가 완료된 이후에 PCB 중 일부 영역을 도시한다.

도 8c를 참조하면, UFS 로컬과 UFS 리모트는 UFS 채널을 통해 연결될 수 있다. 일 실시예에 따라, UFS 로컬과 UFS 리모트는 제1 인터커넥트 모듈 및 제2 인터커넥트 모듈을 통해 연결될 수 있다.

다양한 실시예들에 따라, UFS 로컬 및 UFS 리모트의 연결은 3개의 채널로 구별될 수 있다. 예를 들어, 채널 A는 UFS 로컬과 제1 인터커넥트 모듈 간에 연결을, 채널 B는 제1 인터커넥트 모듈과 제2 인터커넥트 모듈 간에 연결을, 채널 C는 제2 인터커넥트 모듈과 UFS 리모트와의 연결을 각각 지칭할 수 있다.

일 실시예에 따라, 채널 A의 퀄리티는 3에 상응할 수 있다. UFS 로컬과 제1 인터커넥트 모듈 간에 배선이 라우팅(routing)되지는 않았지만 직선 길이가 다소 긴 경우(예를 들어, 10cm), 채널 A의 채널 퀄리티는 3이라고 가정하기로 한다.

이 경우, 채널 B의 퀄리티는 1에 상응할 수 있다. 제1 인터커넥트 모듈과 제2 인터커넥트 모듈의 연결은 전자 장치의 하우징(housing) 형상, 인접한 배선과 크로스 토크(cross talk)를 방지하기 위하여, 또는 기타 IP 블록들을 회피하기 위하여 도시된 바와 같이 라우팅될 수 있다. 채널 A와 같은 직선 연결이 아니라 채널 B와 같이 우회하여 연결되는 경우, 채널 B를 구성하는 레인 간에 기생 커패시턴스(capacitance)가 발생하거나, 또는 이웃하는 전기적 라인과 크로스 토크(cross talk)에 의한 기생 커패시턴스가 발생할 수 있다. 상기 발생된 기생 커패시턴스는 채널 퀄리티의 열화를 야기할 수 있다. 반면에, 채널 C의 퀄리티는 5에 상응할 수 있다. 채널 B와 달리, 채널 C는 제2 인터커넥트 모듈과 UFS 리모트 간에 연결이 직선이며, 채널 A의 채널 길이보다도 더 짧으므로, 송신 신호의 왜곡 정도가 양호할 수 있기 때문이다.

이하, 설명의 편의를 위하여 UFS 로컬로부터 UFS 리모트에게 다운스트림을 따라 신호가 전달되는 것을 기준으로 설명하기로 한다. 도 8a 내지 도 8c를 함께 참조하면, 채널 B의 채널 퀄리티가 1이므로, 제1 인터커넥트 모듈 중 송신 이퀄라이저는 FFE(342)의 프리-커서 및 포스트-커서의 크기를 조정하여 디-앰퍼시스와 프리-슈트를 모두 수행할 수 있다. 제2 인터커넥트 모듈 중 수신 이퀄라이저는 CTLE를 멀티-스테이지로 구현하고 DFE의 탭 개수를 증가시킴으로써 왜곡된 신호를 퓨리파잉하도록 구성될 수 있다.

도 9a 내지 도 9b는 본 개시의 예시적 실시예에 따른 인터커넥트 모듈의 구현 예를 도시한다.

도 9a를 참조하면, 복수의 인터커넥트 모듈들(300-1, 300-2)은 다른 IP 블록(500)에 실장 또는 임베디드(embedded)될 수 있다. 다양한 실시예에 따라, IP 블록(500)은 전력 관리 집적 회로(Power Management Integrated Circuitry, PMIC) 또는 베이스밴드(Base Band) 블록을 적어도 포함할 수 있다.

도 1을 함께 참조하면, 복수의 인터커넥트 모듈들(300-1, 300-2)은 전력 관리 장치(1470), 통신 장치(1440), 연결 인터페이스(1480)를 포함한 다양한 블록들에 함께 패키지(package)될 수 있다. 복수의 인터커넥트 모듈들(300-1, 300-2)이 다른 IP 블록에 함께 실장되는 경우, UFS 로컬과 UFS 리모트 간에 직접(direct) 연결보다 우회하게 되나, PCB 풋프린트(footprint)의 감소, 나머지 IP 블록들 배치의 자유도 증가의 이점을 획득할 수 있다.

도 11은 본 개시의 예시적 실시예에 따른 인터커넥트 모듈을 구비한 플렉서블 인쇄 기판 회로를 도시한다.

도 11을 참조하면, 인터커넥트 모듈(300)은 플렉서블 인쇄 회로 기판(Flexible Printed Circuit Board, FPCB)(2000)에 포함되도록 구현될 수도 있다.

다양한 실시예들에 따라, FPCB(2000)는 케이블 형태로 구현될 수 있다. FPCB(2000)의 일 단(end)에는 도 2에 도시된 UFS 호스트(100)가 체결될 수 있고, FPCB(2000)의 타 단(end)에는 도 2에 도시된 UFS 디바이스(200)가 체결될 수 있다. FPCB(2000)는 UFS 호스트(100)와 UFS 디바이스(200)를 전기적으로 연결함으로써 송수신 채널을 형성할 수 있다.

전술한 실시예에서, FPCB(2000)가 하나의 인터커넥트 모듈(300)을 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 다양한 실시예들에서, FPCB(2000)의 길이에 따라 적어도 둘 이상의 인터커넥트 모듈들이 배치될 수 있다. 예를 들어, 케이블 형태로 구현된 FPCB(2000)의 길이가 30cm인 경우, 적어도 둘 이상의 인터커넥트 모듈들이 배치되고, 신호를 라우팅함으로써 신호의 완결성(integrity)을 유지하면서 UFS 호스트(100)와 UFS 디바이스(200)간에 물리적 거리의 제약을 극복할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

인터커넥트 모듈 장치에 있어서,
LCC(line control command) 신호를 검출하는 LCC 검출 회로;
상기 검출된 LCC 신호에 기반하여, 송신 이퀄라이저 및 수신 이퀄라이저의 신호 지연 값을 제어하는 제어 신호를 생성하기 위한 이퀄라이저 제어 회로;
제1 UFS 장치로부터 수신된 제1 신호에 대한 수신 이퀄라이징을 수행하기 위한 수신 이퀄라이저; 및
상기 수신 이퀄라이징이 수행된 상기 제1 신호에 대한 송신 이퀄라이징을 수행하고, 제2 UFS 장치에게 송신하기 위한 송신 이퀄라이저를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 LCC 신호는,
제1 UFS 장치로부터 상기 제1 신호와 연속적으로(successive) 수신되고,
진폭(amplitude) 및 펄스 폭(pulse width) 중 적어도 하나에 있어서, 상기 제1 신호와 서로 상이한 값을 가지고,
상기 LCC 검출 회로는,
상기 진폭 및 상기 펄스 폭 중 적어도 하나에 기반하여 상기 LCC 신호의 검출을 수행하는 것을 특징으로 하는 장치.
제2항에 있어서,
상기 LCC 신호는,
상기 제1 UFS 장치 및 상기 제2 UFS 장치 간에 데이터를 송수신하는 데이터 레이트(data rate)를 지시하는 정보를 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서,
상기 수신 이퀄라이저는,
CTLE(continuous time linear equalizer) 및 DFE(decision feedback equalizer)를 포함하고,
상기 CTLE 및 상기 DFE는 서로 접속(cascade)되고,
상기 CTLE는, HPF(high pass filter)에 기반하여 구현되고,
상기 DFE는, 적어도 하나 이상의 탭(tap)을 가지는 FIR(finite impulse response) 필터로 구현되는 것을 특징으로 하는 장치.
제4항에 있어서,
미리 측정된 상기 제1 UFS 장치와 상기 인터커넥트 모듈 장치 간에 전기적 연결에 대한 채널 퀄리티에 기반하여, 상기 CTLE의 개수 및 상기 DFE에 포함되는 상기 적어도 하나 이상의 탭의 개수가 가변적인 것을 특징으로 하는 장치.
제1항에 있어서,
상기 송신 이퀄라이저는,
적어도 하나 이상의 탭을 가지는 FFE(feed forward equalizer)를 포함하고,
상기 적어도 하나 이상의 탭의 계수를 조절하여 프리-앰퍼시스(pre-emphasis)를 수행하는 것을 특징으로 하는 장치.
제6항에 있어서,
미리 측정된 상기 인터커넥트 모듈 장치와 상기 제2 UFS 장치와 간에 전기적 연결에 대한 채널 퀄리티에 기반하여, FFE의 적어도 하나 이상의 탭의 계수가 가변적인 것을 특징으로 하는 장치.
제1항에 있어서,
상기 제1 UFS 장치와 상기 제2 UFS 장치 간에 물리적 거리는, 10cm를 초과하는 것을 특징으로 하는 장치.
UFS 시스템에 있어서,
적어도 하나의 다운스트림 UFS 레인을 통해 UFS 장치에게 제1 신호와 LCC 신호를 송신하는 UFS 호스트;
적어도 하나의 업스트림 UFS 레인을 통해 상기 UFS 장치에게 제2 신호와 상기 LCC 신호를 송신하는 UFS 장치; 및
상기 UFS 호스트와 상기 UFS 장치를 전기적으로 연결하는 적어도 하나 이상의 인터커넥트 모듈 장치를 포함하고,
상기 UFS 호스트와 상기 UFS 장치 간에 물리적 거리는 10cm 이상인 것을 특징으로 하는 시스템.
제9항에 있어서,
상기 UFS 호스트는, 상기 제1 신호와 함께 LCC(Line Control Command) 신호를 전송하고,
상기 UFS 장치는, 상기 제2 신호와 함께 상기 LCC 신호를 전송하고,
상기 제1 신호는, 파워 모드 변경을 지시하는 신호에 상응하고,
상기 제2 신호는, 파워 모드 변경을 완료하였음을 지시하는 신호에 상응하고,
상기 LCC 신호는, 상기 UFS 호스트와 상기 UFS 장치 간에 송수신하는 데이터 레이트(data rate)를 지시하는 정보를 더 포함하는 것을 특징으로 하는 시스템.
제10항에 있어서,
상기 LCC 신호는,
진폭(amplitude) 및 펄스 폭(pulse width) 중 적어도 하나에 있어서, 상기 제1 신호 및 상기 제2 신호와 상이한 값을 가지는 것을 특징으로 하는 시스템.
제9항에 있어서,
상기 적어도 하나 이상의 인터커넥트 모듈 장치는,
상기 다운스트림 UFS 레인 상에 배치되는 제1 인터커넥트 모듈 장치와, 상기 업스트림 UFS 레인 상에 배치되는 제2 인터커넥트 모듈 장치를 포함하는 것을 특징으로 하는 시스템.
제12항에 있어서,
상기 제1 인터커넥트 모듈 장치 및 상기 제2 인터커넥트 모듈 장치 각각은,
상기 LCC 신호를 검출하기 위한 LCC 검출 회로와,
상기 검출된 LCC 신호에 기반하여, 송신 이퀄라이저 및 수신 이퀄라이저를 제어하는 제어 신호를 생성하기 위한 이퀄라이저 제어 회로와,
수신 신호에 대한 이퀄라이징을 수행하기 위한 수신 이퀄라이저, 및
송신 신호에 대한 이퀄라이징을 수행하는 송신 이퀄라이저를 더 포함하는 것을 특징으로 하는 시스템.
제13항에 있어서,
상기 수신 이퀄라이저는,
CTLE(continuous time linear equalizer) 및 DFE(decision feedback equalizer)를 더 포함하고,
상기 CTLE 및 상기 DFE는 서로 접속(cascade)되고,
상기 CTLE는,
고주파 대역 통과의 전달함수를 가지는 필터로 구현되고,
상기 DFE는,
적어도 하나 이상의 탭(tap)을 가지는 FIR(finite impulse response) 필터로 구현되는 것을 특징으로 하는 시스템.
제14항에 있어서,
상기 송신 이퀄라이저는,
적어도 하나 이상의 탭을 가지는 FFE(feed forward equalizer)를 더 포함하고,
상기 적어도 하나 이상의 탭의 계수를 조절하여 디-앰퍼시스(de-emphasis)를 수행하는 것을 특징으로 하는 시스템.
제15항에 있어서,
상기 제1 인터커넥트 모듈 장치는,
상기 UFS 호스트로부터 상기 제1 신호와 함께 수신된 상기 LCC 신호에 기반하여 파워 모드와 데이터 레이트를 식별하고, 상기 식별된 데이터 레이트에 따라 상기 제1 인터커넥트 모듈 장치의 신호 지연 값을 제어하고,
상기 제2 인터커넥트 모듈 장치는,
상기 UFS 장치로부터 상기 제2 신호와 함께 수신된 상기 LCC 신호에 기반하여 파워 모드와 데이터 레이트를 식별하고, 상기 식별된 데이터 레이트에 따라 상기 제2 인터커넥트 모듈 장치의 신호 지연 값을 제어하는 것을 특징으로 하는 시스템.
제16항에 있어서,
상기 FFE의 적어도 하나 이상의 탭 계수는, 미리 측정된 송신 채널의 퀄리티에 기반하여 가변적이고,
상기 송신 채널은,
상기 제1 인터커넥트 모듈 장치와 상기 UFS 장치 사이의 채널 또는 상기 제2 인터커넥트 모듈 장치와 상기 UFS 호스트 사이의 채널을 포함하고,
상기 CTLE의 개수 및 상기 DFE에 포함되는 상기 적어도 하나 이상의 탭의 개수는, 미리 측정된 수신 채널의 퀄리티에 기반하여 가변적이고,
상기 수신 채널은,
상기 UFS 호스트와 상기 제1 인터커넥트 모듈 장치 사이의 채널 또는 상기 UFS 장치와 상기 제2 인터커넥트 모듈 장치 사이의 채널을 포함하는 것을 특징으로 하는 시스템.
제10항에 있어서,
상기 제1 신호 및 상기 제2 신호는,
PACP_PWR_req 신호 및 PACP_PWR_cnf 신호에 각각 상응하는 것을 특징으로 하는 시스템.
UFS 호스트, UFS 장치, 상기 UFS 호스트와 상기 UFS 장치를 연결하는 제1 UFS 레인과 제2 UFS 레인, 상기 제1 UFS 레인 상에 배치되는 제1 인터커넥트 모듈 장치, 및 상기 제2 UFS 레인 상에 배치되는 제2 인터커넥트 모듈 장치를 포함하는 UFS 시스템의 동작 방법에 있어서,
상기 UFS 호스트가, 파워 모드의 변경을 지시하는 제1 신호 및 LCC(Line Control Command) 신호를 상기 제1 인터커넥트 모듈 장치에게 전송하는 단계;
상기 제1 인터커넥트 모듈 장치가, 상기 LCC 신호에 기반하여 데이터 레이트를 식별하고, 상기 제1 인터커넥트 모듈 장치에 포함된 적어도 하나의 이퀄라이저에 대한 신호 지연 값을 제어하는 단계;
상기 UFS 장치가, 상기 제1 신호에 응답하여 파워 모드의 변경을 완료하였음을 지시하는 제2 신호 및 상기 LCC 신호를 상기 제2 인터커넥트 모듈 장치에게 전송하는 단계; 및
상기 제2 인터커넥트 모듈 장치가, 상기 LCC 신호에 기반하여 데이터 레이트를 식별하고, 상기 제2 인터커넥트 모듈 장치에 포함된 적어도 하나의 이퀄라이저에 대한 신호 지연 값을 제어하는 단계를 포함하고,
상기 UFS 호스트와 상기 UFS 장치 간에 전기적으로 연결되는 거리는 10cm 이상인 것을 특징으로 하는 UFS 시스템의 동작 방법.
제20항에 있어서,
상기 제1 신호는, 파워 모드 변경을 지시하는 PACP_PWR_req 신호에 상응하고,
상기 제2 신호는, 파워 모드 변경을 완료하였음을 지시하는 PACP_PWR_cnf 신호에 상응하고,
상기 LCC 신호는, 상기 제1 신호에 의해 지시되는 파워 모드에서 동작하는 데이터 레이트(data rate)를 지시하는 정보를 더 포함하는 것을 특징으로 하는 시스템.