KR101649200B1

KR101649200B1 - 고속 시리얼 상호접속에 있어서 송신 유한 임펄스 응답 및 수신 선형 등화기 혹은 수신 결정 피드백 등화기 구조의 등화 노력 밸런싱

Info

Publication number: KR101649200B1
Application number: KR1020157005112A
Authority: KR
Inventors: 마뉴엘 에이 아구일라-아레올라; 에릭 제이 므세추
Original assignee: 인텔 코포레이션
Priority date: 2012-09-29
Filing date: 2013-06-19
Publication date: 2016-08-18
Also published as: US9325539B2; DE112013004799B4; CN104583988B; KR20150038446A; WO2014051759A1; US8902964B2; US20140092952A1; CN104583988A; US20150249558A1; DE112013004799T5

Abstract

고속 시리얼 상호접속에 있어서 송신(transmit: TX) 유한 임펄스 응답(FIR : Finite Impulse Response) 및 수신(receive : RX) 선형 등화기(LE : Linear Equalizer) 혹은 RX 결정 피드백 등화기(DFE : Decision Feedback Equalizer) 구조의 등화 노력 밸런싱(equalization effort-balancing)을 제공하기 위한 방법 및 장치가 개시된다. 몇몇 실시예에서, 복수의 레인(lane)을 갖는 링크의 각 레인에 대해 복수의 송신 등화값 및 복수의 수신 등화값에 대응하는 데이터가 검출된다. 상기 복수의 송신 등화값 중 적어도 하나의 등화값 및 상기 복수의 수신 등화값 중 적어도 하나의 등화값이 상기 링크의 복수의 레인의 각 레인에 대해 상기 링크의 해당 레인의 결정 피드백 등화(DFE)(Decision Feedback Equalizer) 탭에서의 포화 검출에 근거하여 선택된다. 다른 실시예가 또한 청구되고/청구되거나 개시된다.

Description

고속 시리얼 상호접속에 있어서 송신 유한 임펄스 응답 및 수신 선형 등화기 혹은 수신 결정 피드백 등화기 구조의 등화 노력 밸런싱{EQUALIZATION EFFORT-BALANCING OF TRANSMIT FINITE IMPULSE RESPONSE AND RECEIVE LINEAR EQUALIZER OR RECEIVE DECISION FEEDBACK EQUALIZER STRUCTURES IN HIGH-SPEED SERIAL INTERCONNECTS}

본 개시는 전반적으로 전자 장치의 분야에 관한 것이다. 보다 구체적으로는, 본 발명의 실시예는 고속 시리얼 상호접속에 있어서 송신(transmit: TX) 유한 임펄스 응답(FIR : Finite Impulse Response) 및 수신(receive : RX) 선형 등화기(LE : Linear Equalizer) 혹은 RX 결정 피드백 등화기(DFE : Decision Feedback Equalizer) 구조의 등화 노력 밸런싱(equalization effort-balancing)을 제공하기 위한 기술에 관한 것이다.

컴퓨터 시스템에서 사용되는 하나의 공통의 입출력(I/O) 인터페이스가 PCIe(Peripheral Component Interconnect Express)이다. 하지만, PCIe 속도가 증가함에 따라, 그에 따른 몇몇 신호 왜곡이 신호 통신 신뢰도를 저하시킨다. 예컨대, 심볼간 간섭(ISI : Inter-Symbol Interference)은 하나의 심볼이 후속하는 심볼과 간섭하는 신호 왜곡의 형태를 일반적으로 지칭한다. 이러한 원하지 않는 신호 왜곡은 신호 통신이 덜 신뢰적이게 하는 노이즈와 유사한 효과를 가질 수 있다. 그리고, 몇몇 (PCIe와 같은) 고속 시리얼 입출력 구현들은 ISI가 목표 고속 데이터 전송을 달성하기 위한 주요한 과제로 되는 주파수 범위에서 동작한다.

도 1~2 및 도 6~7은 본 명세서에 설명된 다수의 실시예를 구현하는 데에 사용되는 컴퓨터 시스템의 실시예의 블록도를 도시한 도면.
도 3 및 4는 본 명세서에서 설명된 다수의 실시예를 구현하는 데에 사용되는 수신 로직 및 송신 로직의 블록도를 도시한 도면.
도 5는 몇몇 실시예에 따른 방법의 흐름도를 도시한 도면.

본 발명의 상세한 설명은 첨부하는 도면을 참조하여 제공된다. 도면에서, 참조 번호의 가장 왼쪽 자리는 참조 번호가 처음 나오는 도면을 식별한다. 상이한 도면에서의 동일한 참조 번호의 사용은 유사하거나 동일한 요소를 지칭한다.

이하의 설명에서는, 다수의 실시예에 대한 완전한 이해를 제공하기 위해 다수의 구체적인 세부 내용이 제시된다. 하지만, 몇몇 실시예는 구체적인 세부 내용 없이 제시된다. 다른 경우에서는, 잘 알려진 방법, 프로시저, 구성 요소 및 회로는 특정한 실시예를 불명확하지 않게 하기 위해 상세하게 설명되지 않는다. 본 발명의 다수의 실시예 측면은 집적 반도체 회로(“하드웨어”), 하나 이상의 프로그램으로 조직된 컴퓨터 판독가능 인스트럭션들(“소프트웨어”) 혹은 하드웨어와 소프트웨어의 몇몇 조합과 같은 다수의 수단을 사용하여 실행된다. 예컨대, 본 개시의 목적을 위해 “로직”에 대한 언급은 하드웨어, 소프트웨어, 혹은 이들의 몇몇 조합을 의미할 것이다.

몇몇 실시예는 디지털 신호 처리, 신호 무결성(signal integrity) 및/또는 비선형 분석과 같은 다양한 기술을 통하여 고속 시리얼 입출력 채널의 품질 및/또는 속도를 개선한다. 그러한 기술은 예컨대 PCIe 3.0 속도 이상에서 총 채널 품질을 개선하는 데에 사용된다. PCIe 3.0은 PCI Express Base Specification 3.0, Revision 3.0, version 1.0(2010년 11월 10일) 및 PCI Express Base Specification 3.0, Revision 3.0(2011년 10월 20일)에 대한 Errata에 따라 구현될 수 있다. 적어도 실시예는 TX FIR 및 RX (LE/DFE) 아키텍처를 갖는 고속 링크에서의 등화 노력을 밸런싱한다.

위에서 언급한 바와 같이, (PCIe와 같은) 몇몇 고속 시리얼 입출력 구현들은 ISI가 목표 고속 데이터 전송을 달성하기 위한 주요한 과제로 되는 주파수 범위에서 동작한다. ISI의 문제를 제거하기 위해, 몇몇 기술들은 트랜시버가 ISI에 의해 야기된 왜곡을 보상하는 데에 사용될 수 있다. 몇몇 기술들은 (도 3을 참조하여 더 논의될 것인 바와 같이) 직렬의 2개의 등화 스테이지를 포함한다. 즉, (1) 송신기 등화로서, 이는 송신 신호의 고 주파수 성분(content)을 저 주파수 성분에 대해 사전 강조하는 것을 돕기 위한 것이고(예컨대, 고 주파수에서의 채널 유도 왜곡을 상쇄시키기 위한 사전 왜곡(pre-distortion)임), (2) 수신기 등화로서, 여기서 수신기 경로는 피드포워드(FFE) 등화기 스테이지 및 이에 후속하는 결정 피드백 등화기(DFE) 스테이지로 구성된다. FFE 등화기 스테이지는 일반적으로 프리커서(pre-cursor) ISI를 보상하기 위한 이산 시간의 선형 등화기(LE : linear equalizer) 혹은 연속 시간 LE(CTLE : continuous time LE)이지만, 또한 링크-유도된 첨가 노이즈를 증폭한다. DFE 스테이지는 비선형이고 과거 결정에 근거한 것이어서, FFE 스테이지의 노이즈 증대를 경감하고 잔여 ISI를 보상할 수 있다.

게다가, PCIe 3.0 사양은 TX FIR의 설계 제약을 상세히 규정하고 수신기 등화의 행동 모델(behavioral model)을 명시한다. 행동 모델은 위에서 언급한 수신기 등화 스테이지를 명시하고, 그래서 PCIe 3.0 I/O의 많은 구현들은 그러한 아키텍쳐를 따른다. 몇몇 구현에서, 수신기 등화는 적응적, 즉 필터 계수가 수신 데이터 패턴에 대한 측정치에 근거하여 조정된다. 몇몇 경우에서, 적응(adaptation)은 LMS(Least Mean-Squares) 알고리즘을 통한 DFE 스테이지로 한정된다. 이러한 적응은 수신기 전압 및 타이밍 마지닝 방법(timing margining method)에 의해 얻어지는 것과 같은 메트릭을 통해 측정되는 링크 품질을 보증하는 데에 사용된다. 이러한 적응적 필터링은 실리콘 구현 및 링크 품질 변동으로 인한 편차를 보상하도록 여전히 유효하다.

게다가, PCIe 3.0은 속도 변화 트레이닝 프로토콜의 등화 부분을 통하여 추가의 수신기 적응을 수행할 수 있는 가능성을 명시한다. 이러한 모드에서, 수신기들은 “프리셋(presets)”으로서 정의된 고정 TX 등화 포인트를 넘어 링크 품질을 개선하기 위해 교대로 링크 파트너의 TX 등화기를 튜닝한다. 이러한 사양 규정된 메커니즘은 PCIe 3.0 트레이닝 프로토콜 및 링크 자체를 운송 수단으로서 사용하여, 사이드밴드를 회피하거나 참조 신호의 필요성을 회피하고자 하는 링크 파트너의 TX로 조정 사항을 전송한다. PCIe 3.0의 경우, 링크 파트너의 TX FIR를 튜닝하기 위해 (FIR탭 값과 같은) 어떠한 계수 세트를 보낼 것인지를 결정하는 것은 구현에 따라 다르고, 임의의 적응 필터링 방법을 따라야 하는 것은 아니다.

이러한 이유로, PCIe 3.0의 구현들은 링크 파트너의 TX 등화기를 튜닝하는 데에 수신기의 적응을 활용하지 못하는데, 왜냐하면 TX 등화기 적응이 RX 등화기로부터 분리되어 있기 때문이다. 이는 다시, 모든 플랫폼에 대한 오프라인 링크 분석을 통하여 혹은 인-플랫폼(in-platform) 마지닝 기술을 통하여 발견된 “최상 프리셋(best preset)”의 사용과 같은 차선책(work-around strategy)에 동기를 부여한다. 하지만, 프리셋은 예컨대, 등화 프로토콜의 나머지가 일어날 수 있다는 것을 확실히 하기 위해 10^-4 보다 작은 베이스 링크 비트 에러 레이트(BER : Bit Error Rate)을 보장하는 데에 사용되는 시작 포인트로서의 의미를 갖는다. 또한, 링크 파트너의 TX FIR에 대한 최상의 계수 세트를 결정하는 몇몇 소프트웨어 기반 알고리즘은 프리셋 및 마지닝에 의존하는 모든 레인에 대해 여전히 일반화되어 있고, 이에 따라 상당히 시간 소모적이게 되고 레인마다의 트레이닝 방법 만큼 유연하지 않게 된다. 몇몇 플랫폼의 경우, 짧은 채널(short channel)과 같이, 프리셋은 목표 BER을 달성하기에 충분하고 따라서 이들 방법이 적용가능하다.

게다가, 단지 하나의 프리셋의 사용을 가능하게 하는 소정의 등화 영역에서 동작하도록 RX 아날로그 프론트엔드를 튜닝하는 것이 가능하다. 예컨대, 긴 채널(long channel) 프리셋이 사용되는 긴 채널 시나리오에 대해 “최악 경우 ISI(worst case ISI)”를 보상하도록 RX 아날로그 프론트엔드를 튜닝할 수 있다. 하지만, 이는 DFE의 예상치못한 행동을 야기할 수 있는데 왜냐하면 TX FIR 및 CTLE는 고 주파수 심볼을 과보상하여 DFE가 정정하려고 고생할 수 있는 포스트커서(post-cursor) ISI를 도입하는 경향이 있기 때문이다.

위에서 언급한 경우에서, 링크에 걸쳐 등화 노력을 밸런싱하는 개념은 전혀 사용되지 않는다. 이를 위해, 몇몇 실시예는 TX FIR, 링크, FFE/CTLE, 및 DFE의 순서를 따르는 채널 상에서 동작하는 직렬 결합된 등화기를 밸런싱한다. 등화 밸런싱은 FFE/CTLE에 대한 RX 등화 탭의 변경 및 DFE 탭의 자동 조정과 함께 TX FIR 탭 가중치를 튜닝하는 것에 의해 이루어진다. 이러한 방법은 임의의 프리셋만에 의한 전략(preset-only strategy)에 의해 제공되는 것보다 더 넓은 등화 공간 탐색을 통하여 많은 동작 조건을 커버할 수 있는 유연성을 제공할 수 있다. 본 명세서에서 다양한 동작을 실행하는 데에 사용되는 로직은 또한 펌웨어, BIOS 등으로 구현될 수 있다.

더욱이, 밸런싱된 등화 노력(BEE : Balanced Equalization Effort)는 PCIe 3.0으로 한정되지 않고, 예컨대 제어가능한 TX 등화기 및 적응적이면서 여전히 제어가능하고 관측가능한 RX 등화기를 갖는 어떠한 고속 링크에도 적용가능하다. 예컨대, 몇몇 BEE 실시예는 (1) TX FIR의 보다 실현가능한 동작 포인트를 제공하고 (레인마다의 라우팅 차이를 고려할 수 있는) 매 레인당 CTLE/FFE의 행동을 조정하는 것과, (2) 콘트롤러 스택의 상태에 영향을 미칠 수 있는 (예컨대, 전압 스윙 혹은 지터 주입 등의) 수신기 마지닝에 의존하지 않는 것 및/또는, (3) (가장 최적화된 형태에서조차 1s 이상 소요되는 프리셋 마지닝 방법과 비교해 볼 때) 속도에 대해 여전히 최적화될 수 없는 소프트웨어 구현에서, 속도를 개선하는 것, 예컨대 광폭 x16 링크에 대해 400ms보다 적게 소요되는 것에 의해, 고정 프리셋 혹은 최상 프리셋 방법에 의한 제약을 극복한다.

예컨대, 도 1~2 및 도 6~7을 참조하면서 본 명세서에 개시된 구성 요소와 같은 컴퓨터 시스템 구성요소을 참조하면서 다양한 실시예가 본 명세서에서 기술된다. 보다 구체적으로, 도 1은 본 발명의 실시예에 따른 컴퓨터 시스템(100)의 블록도를 도시한다. 시스템(100)은 하나 이상의 에이전트(102-1 ~ 102-M)(이를 통칭하여 “에이전트들(102)” 혹은 “에이전트(102)”라고 함)을 포함한다. 실시예에서, 에이전트(102)는 도 2 및 6~7을 참조하여 기술되는 컴퓨터 시스템과 같은 컴퓨터 시스템의 구성요소이다.

도 1에 도시된 바와 같이, 에이전트(102)는 네트워크 패브릭(104)을 통하여 통신한다. 실시예에서, 네트워크 패브릭(104)는 시리얼(예컨대, 점대점) 링크 및/또는 공유형 통신 네트워크를 통하여 통신하는 하나 이상의 상호접속물(혹은 상호접속 네트워크)을 포함할 수 있다. 예컨대, 몇몇 실시예는 완전히 버퍼링된 듀얼 인라인 메모리 모듈(FBD : fully buffered dual in-line memory module)과 통신할 수 있게 해주는 링크 상에서의 구성요소 디버그 혹은 검증(validation)을 용이하게 할 수 있고, 여기서 FBD 링크는 메모리 모듈을 (프로세서 혹은 메모리 허브와 같은) 호스트 콘트롤러 디바이스에 결합하기 위한 시리얼 링크이다. 디버그 정보는 FBD 채널 호스트로부터 전송되어, 그 디버그 정보가 채널 트래픽 트레이스 캡쳐 툴(하나 이상의 로직 분석기 등)에 의해 해당 채널을 따라 관측되도록 한다.

일 실시예에서, 시스템(100)은 계층형 프로토콜 체계를 지원할 수 있는데, 이러한 계층형 프로토콜 체계는 물리층, 링크층, 라우팅층, 트랜스포트층 및/또는 프로토콜층을 포함한다. 패브릭(104)는 하나의 프로토콜(예컨대, 캐싱 프로세서 혹은 캐싱 어웨이 메모리 콘트롤러)로부터 점대점 네트워크를 위한 또다른 프로토콜로 (예컨대, 패킷의 형태로의) 데이터의 전송을 더욱 용이하게 한다. 또한, 몇몇 실시예에서, 네트워크 패브릭(104)는 하나 이상의 캐시 코히어런트 프로토콜을 고수하는 통신을 제공할 수 있다.

게다가, 도 1에서 화살표 방향에 의해 도시된 바와 같이, 에이전트(102)는 네트워크 패브릭(104)를 통하여 데이터를 송신 및/또는 수신한다. 그래서, 몇몇 에이전트는 통신을 위해 단방향 링크를 사용하는 반면, 다른 에이전트는 통신을 위해 쌍방향 링크를 사용한다. 예컨대, (에이전트(102-M)와 같은) 하나 이상의 에이전트는 (예컨대, 단방향 링크(106)를 통하여) 데이터를 송신하고, (에이전트(102-2)와 같은) 다른 에이전트는 (예컨대, 단방향 링크(108)를 통하여) 데이터를 수신하는 반면, (에이전트(102-1)과 같은) 몇몇 에이전트는 (예컨대, 쌍방향 링크(110)를 통하여) 데이터를 송신 및 수신한다.

또한, 실시예에 따르면, 에이전트들(102) 중 하나 이상은 에이전트(예컨대, 도시된 에이전트(102-1))와 하나 이상의 입출력(“I/O” 혹은 “IO”) 디바이스(PCIe I/O 디바이스 등) 간의 통신을 용이하게 하는 하나 이상의 입출력 허브(IOH)(120)를 포함한다. IOH(120)는 (하나 이상의 루트 포트를 포함하는) 루트 콤플렉스(RC : Root Complex)을 구비하여, PCIe 사양에 따라(예컨대, PCIe 3.0으로 또한 불리우는 PCI Express Base Specification 3.0에 따라) 에이전트(102-1)의 구성 요소(프로세서, 메모리 서브시스템 등)과 I/O 디바이스(124) 간의 통신을 용이하게 한다. 몇몇 시스템에서, 멀티에이전트 시스템의 하나 이상의 구성 요소(프로세서 코어, 칩셋, 입출력 허브, 메모리 콘트롤러 등)는 나머지 도면을 참조하여 추가로 논의될 것인 바와 같이, RC(122) 및/또는 IOH(120)을 포함한다.

게다가, 에이전트(102)는 예컨대, 에이전트(102) 내의 PCIe 구성 요소의 고속(예컨대, 시리얼) I/O 채널의 품질 및/또는 속도를 개선하는 것을 포함하여, PCIe 인터페이스의 다양한 동작을 관리하기 위해 PCIe 콘트롤러(135)을 포함한다. 더욱이, 도 1에 도시된 바와 같이, 에이전트(102-1)은 메모리(140)로의 액세스를 갖는다. 도 2~7을 참조하여 더욱 논의될 것인 바와 같이, 메모리(140)은 예컨대, OS, 디바이스 드라이버 등을 포함하는 다양한 아이템을 저장한다.

보다 구체적으로, 도 2는 실시예에 따른 컴퓨터 시스템(200)의 블록도이다. 시스템(200)은 복수의 소켓(202~208)(4개가 도시되어 있지만 몇몇 실시예는 이보다 많은 혹은 이보다 적은 소켓을 가질 수 있음)을 포함한다. 각 소켓은 프로세서와, IOH(120, RC(122) 및 PCIe 콘트롤러(135) 중 하나 이상을 포함한다. 몇몇 실시예에서, IOH(120), RC(122) 및/또는 PCIe 콘트롤러(135)는 (도 2에 도시된 것과 같은) 시스템(200)의 하나 이상의 구성요소 내에 존재할 수 있다. 더욱이, 구현에 따라서는 보다 많은 혹은 보다 적은 (120), (122) 및/또는 (135) 블록들이 시스템 내에 존재할 수 있다. 또한, 각 소켓은 점대점(PtP) 링크 혹은 차동 상호접속(QPI(Quick Path Interconnect) 혹은 MPI(Mobile Industry Processor Interface) 등)을 통하여 다른 소켓에 결합된다. 도 1의 네트워크 패브릭(140)에 관해 기술된 바와 같이, 각 소켓은 DRAM을 포함하는 복수의 듀얼 인라인 메모리 모듈(DIMM : Dual Inline Memory Module)에 의해 형성되는 시스템 메모리의 로컬 부분에 결합된다.

다른 실시예에서, 네트워크 패브릭은 임의의 시스템온칩(SoC : System on Chip)에 대해 이용될 수가 있고, AMBA(Advanced Microcontroller Bus Architecture), OCP(Open Core Protocol), MIPI(Mobile Industry Processor Interface), PCI(Peripheral Component Interconnect) 혹은 PCIe(Peripheral Component Interconnect Express)에 대한 ARM 호환 인터페이스와 같은 커스텀 혹은 표준 인터페이스를 이용할 수가 있다.

몇몇 실시예는 IP 리소스 자체에 대한 변경을 가하는 것 없이, PCI 기반 시스템과 같은 PC 기반 시스템에서 AXI/OCP 기술과 같은 이종(heterogeneous) 리소스를 사용할 수 있게 하는 기술을 사용한다. 실시예는 2개의 매우 얇은(thin) 하드웨어 블록(여기서는 Y유닛(Yunit)과 심(shim)으로 지칭됨)을 제공하는 데, 이러한 2개의 하드웨어 블록은 AXI/OCP IP를 자동 생성된 상호접속 패브릭에 플러깅하여 PCI 호환 시스템을 생성하는 데에 사용될 수 있다. 일실시예에서 Y유닛의 제 1(예컨대, 노스(north)) 인터페이스는 DMI(direct media interface) 버스, PCI 버스 혹은 PCIe 버스와 같은 PCI 호환 버스에 대해 인터페이싱하는 어댑터 블록에 접속된다. 제 2 (예컨대, 사우스(south)) 인터페이스는 AXI/OCP 상호접속물과 같은 비-PC 상호접속물에 직접 접속된다. 여러 실시예에서 이러한 버스는 OCP 버스일 수 있다.

몇몇 실시예에서, Y유닛은 PCI 구성 사이클을, 목표 IP가 이해할 수 있는 트랜잭션으로 변환함으로써 PCI 열거(enumeration)를 구현한다. 이러한 유닛은 또한 재배치가능한 PCI 어드레스를 고정 AXI/OCP 어드레스로 혹은 그 반대로 어드레스 변환을 수행한다. Y유닛은 또한, 생산자-소비자 모델(예컨대, PCI 생산자-소비자 모델)을 만족시키기 위한 순서화 메커니즘(ordering mechanism)을 구현한다. 차례로, 개개의 IP는 전용 PCI 심을 통하여 상호접속물에 접속된다. 각각의 심은 대응하는 IP에 대한 전체 PCI 헤더를 구현할 수 있다. Y유닛은 PCI 헤더 및 디바이스 메모리 공간으로의 모든 액세스를 심으로 라우팅한다. 심은 모든 헤더 판독/기입 트랜잭션을 소모하고 다른 트랜잭션을 IP로 전달한다. 몇몇 실시예에서, 심은 또한 IP에 대한 모든 전력 관리 관련 특징을 구현한다.

따라서, Y유닛을 구현하는 실시예는 모노리식(monolithic) 호환 블록이 아니라, 분산형 방식을 취한다. 모든 IP에 걸쳐 공통인 기능, 예컨대, 어드레스 변환 및 순서화는 Y유닛 내에 구현되는 반면, 전력 관리, 에러 핸들링 등과 같은 IP 고유 기능은 그 IP에 맞추어진 심 내에 구현된다.

이러한 방식으로, Y유닛에 대한 최소한의 변경으로 새로운 IP이 부가될 수 있다. 예컨대, 하나의 구현예에서 새로운 엔트리를 어드레스 재지정 테이블(address redirection table) 내에 부가하는 것에 의해 변경이 발생할 수 있다. 심은 IP 고유이지만, 몇몇 실시예에서 기능의 대다수(예컨대, 90퍼센트 이상)가 모든 IP에 걸쳐 공통이다. 이는 새로운 IP에 대해 기존 심의 빠른 재구성을 가능하게 한다. 따라서, 몇몇 실시예는 또한 변형없이, 자동 생성된 상호접속 패브릭의 사용을 가능하게 한다. 점대점 버스 아키텍쳐에서, 상호접속 패브릭을 설계하는 것은 도전적인 작업일 수 있다. 위에서 기술한 Y유닛 방식은 최소한의 노력으로 그리고 산업 표준 툴에 대한 어떠한 변형을 요구하는 것이 없이 산업 에코시스템을 PCI 시스템으로 접목한다(leverage).

도 2에 도시된 바와 같이, 각 소켓은 메모리 콘트롤러(MC)/홈 에이전트(HA)(MC0/HA0~MC3/HA3 등)에 결합된다. 메모리 콘트롤러는 대응하는 로컬 메모리(MEM0~MEM3으로 표시됨)에 결합되는데, 이러한 로컬 메모리는 (도 6의 메모리(612)와 같은) 시스템 메모리의 일부일 수 있다. 몇몇 실시예에서, (MC0/HA0~MC3/HA3와 같은) MC/HA는 도 1의 에이전트(102-1)과 동일하거나 유사할 수 있고, MEM0~MEM3로 표시된 메모리는 본 명세서의 도면의 임의의 것을 참조하여 논의되는 메모리 디바이스와 동일하거나 유사할 수 있다. 일반적으로, 프로세싱/캐싱 에이전트는 대응하는 “홈 에이전트”가 연관되어 있는 메모리 어드레스로의 액세스를 위해 요청을 홈 노드로 보낸다. 또한, 일실시예에서 MEM0~MEM3는 데이터를 미러링하기 위해 예컨대 마스터 및 슬레이브로서 구성될 수 있다. 또한, 시스템(200)의 하나 이상의 구성 요소는 몇몇 실시예에서 동일한 집적 회로 다이 상에 포함될 수 있다.

더욱이, (도 2에 도시된 것과 같은) 하나의 구현예는 미러링을 갖는 소켓 비접착(glueless) 구성에 대한 것이다. 예컨대, (MC0/HA0와 같은) 메모리 콘트롤러에 할당되는 데이터는 PtP(점대점)를 거쳐 (MC3/HA3와 같은) 또다른 메모리 콘트롤러로 미러링된다.

도 3 및 4는 몇몇 실시예에 따른 수신 및 송신 로직의 블록도를 도시한다. 보다 구체적으로, 도 3은 등화기 로직을 갖는 고속 상호접속 시스템의 블록도를 도시하고 도 4는 DFE 로직 및 FIR 로직의 스텝 응답(step-response)을 도시하고 RX 구조가 어떻게 ISI 등화를 가져오는지를 도시한다. 몇몇 실시예에서 도 1, 2, 6 혹은 7의 시스템의 하나 이상의 구성 요소(IOH(120), RC(120) 및/또는 PCIe 콘트롤러(135) 등)는 도 3 및 4에 도시된 로직을 포함한다.

도 3을 참조하면, 송신 신호는 TX FIR 필터 로직(302)에서 수신되고 (예컨대, TX 드라이버, 링크(306), RX 증폭기 및 FFE/CTLE 로직(308)를 통하여) DFE 로직(304)로 전달된다. 링크(306)는 도 1을 참조하여 기술된 링크와 동일하거나 유사할 수 있다. 도 3에 도시된 바와 같이, TX FIR 필터 로직(302)는 송신 신호의 고 주파수 성분(content)을 저 주파수 성분에 대해 사전 강조(예컨대, 고 주파수에서의 채널 유도 왜곡을 상쇄시키기 위한 사전 왜곡(pre-distortion))하는 데에 사용되는 지연-탭(delayed-tap) TX FIR 필터(예컨대, 도 3의 3탭 지연 FIR)을 포함한다. 또한, DFE 로직(304)는 FFE 혹은 CTLE 로직(308) 이후에 위치한다. FFE 로직은 일반적으로 프리커서(pre-cursor) ISI를 보상하기 위한 이산 시간 선형 등화기(LE) 혹은 연속 시간 LE(CLTE)이지만, 또한 링크-유도된 첨가 노이즈를 증폭할 수 있다. 하지만, DFE 로직(304)는 비선형이고 그의 동작이 과거 결정(즉, 과거에 복원된 신호값)에 근거하고 있어, FFE/CTLE 로직(308)의 노이즈 증대를 완화할 수 있다.

도 5는 몇몇 실시예에 따른, 고속 링크에서 밸런싱된 등화를 구현하기 위한 방법의 흐름도를 도시한다. 도시된 바와 같이, 3개의 별개의 스테이지(즉, 셋업 스테이지, 데이터 수집 스테이지 및 데이터 처리 스테이지)에 대한 방법이 도시된다. 다양한 실시예에서, 도 5를 참조하여 기술된 동작은 도 1, 2, 3, 4, 6 및/또는 7을 참조하여 기술된 구성요소들 중 하나 이상(로직(120, 122, 135, 302, 304, 308 등)에 의해 수행된다.

도 5를 참조하면, 셋업 스테이지는 밸런싱된 등화의 실제 구현 이전에 실행되어 로직을 준비하게 된다. 동작(502)에서, 링크(예컨대 도 3의 링크(306))는 목표 속도에 있고 DFE가 트레이닝되어 있는지 여부를 판정한다. 그렇다면, 셋업 스테이지는 종료한다. 그렇지 않다면, 동작(504)에서 TX FIR 파트너에 대한 제약이 획득된다. 동작(506)에서 TX 등화(EQ)가 개시된다(예컨대, 제로로 세팅된다). 동작(508)에서 최대 TX 등화 포인트(마이너스 EQ델타)가 계산된다. 동작(510)에서 새로운 TX FIR 탭이 링크 파트너의 모든 레인으로 프로그래밍되고 링크는 재트레이닝된다. 동작(512)에서 트레이닝이 링크의 목표 속도에 대해 정확한지 여부가 판정된다. 그렇지 않다면, 동작(514)에서 EQ델타가 감소된다. 그렇다면 모든 레인에 대한 CTLE/FFE 피킹(peaking) 한계 및 시작 포인트가 동작(516)에서 설정된다. 동작(516) 후에 데이터 수집 스테이지가 개시된다.

도 5에 도시된 바와 같이, 데이터 수집 스테이지는 동작(520)에서 시작하고, 이 동작에서 새로운 CTLE/FFE 피킹값을 모든 레인에 설정하기 위한 안전한 포인트로 트레이닝이 실행된다. 동작(522)에서 목표 속도를 향해 트레이닝이 실행되고 링크는 품질 및 안정성이 체크된다. 동작(524)에서 링크 품질이 허용가능한지(예컨대, 목표 BER보다 작은 BER인지)를 판정한다. 허용가능한 경우, 동작(526)에서 레인당 DFE 탭이 샘플링되고 현재의 CTLE 피킹 설정값과 연관되는 데이터가 (예컨대, 본 명세서에 논의된 저장 디바이스들 중 임의의 것에) 저장된다. 동작(528)에서 최대 CTLE/FFE 피킹 설정값에 도달하였는지를 판정한다. 그렇지 않으면, 동작(530)은 CTLE/FFE 피킹 설정값을 증가시킨다. 동작(532)에서 DFE 탭 포화가 임의의 레인에 대해 검출되었는지를 판정한다. 어떠한 DFE 탭 포화도 없는 경우, 데이터 프로세싱 스테이지가 개시되고, 그렇지 않고 어떤 레인이 DFE 탭 포화를 갖는 때, 동작(536)에서 최대 CTLE/FFE 피킹값을 포화된 레인으로 설정하기 위한 안전한 포인트로 트레이닝이 실행된다. 동작(538)에서 최대 TX 등화 포인트가 영향을 받은 레인만(즉, DFE 탭 포화를 갖는 레인)에 대해서만 감소된다. 동작(540)에서 새로운 TX FIR 탭 세트가 링크 파트너의 영향을 받은 레인으로 프로그래밍되고 링크는 재트레이닝된다.

동작(542)에서 포화가 존재하지 않는지를 판정한다. 포화가 여전히 존재하는 경우, 동작(544)에서 EQ델타가 감소되고 일련의 동작(538, 540, 542)이 반복된다. 그렇지 않고 포화가 없으면 데이터 프로세싱 스테이지가 개시된다.

일단 모든 데이터가 수집되면, 데이터 프로세싱 스테이지가 개시되어, DFE FIR의 스텝 응답이 생성되고 분석된다. 예컨대, 동작(560)에서 레인이 선택된다(예컨대, 레인 0이 선택된다). 동작(562)에서 선택된 레인에 대한 모든 DFE FIR 계산 응답이 생성된다. 동작(564)에서 최대 주파수 분별(discrimination)(예컨대, 보다 높은 대역폭(B/W)의 스텝 응답)이 획득되는 경우에 대한 FX FIR 및 CTLE/FFE 설정값이 (여기서 기술된 저장 디바이스들의 임의의 것에) 저장/보존된다. 동작(566)에서 모든 레인이 분석되었는지를 판정한다. 그렇지 않다면, 다음 레인이 선택되고, 그렇지 않고 모든 레인이 분석된 경우, 동작(570)에서 레인당 CTLE/FFE 피킹 및 TX FIR의 새로운 값이 설정되고 링크는 목표 속도를 향해 재트레이닝된다.

실시예에서, TX 등화는 CTLE/FFE 등화 설정값을 최대값쪽으로 증가시키면서 최대화(예컨대, 프리/포스트 커서가 허용)된다. 이러한 과정의 매 스텝 상에서, 트레이닝 후의 DFE의 최종 상태가 (여기서 기술된 저장 디바이스들 중 임의의 것에) 저장된다. DFE 탭 포화가 검출되는 경우(예컨대, 피킹을 갖는 탭의 변경 없음), TX 등화는 대칭적으로 감소된다(예컨대, 프리/포스트 커서를 1씩 감산하고 2를 포스트 커서에 가산함). 이러한 감소는 포화가 더 이상 관측되지 않을 때까지 계속된다. 이는 양측에서 거의 등화를 요구하지 않는 짧은(예컨대, 낮은 왜곡의) 링크를 나타내는 명백한 표시이다.

더욱이, DFE FIR 입력 공간은 이산적일 수 있고, 그래서 그의 출력은 유한한 세트의 값일 수 있다. 입력이 +1 및 -1의 시퀀스를 포함한다고 하면, DFE FIR 스텝 응답은 각 경우에 대한 저장된 최종 탭 값에 근거하여 재구축된다. 몇몇 실시예에서, 이러한 DFE FIR은 샘플러 출력으로부터의 상이한 주파수 스텝에만 응답하기 때문에, 시물레이트된 스텝 응답은 재구축된 스텝의 형상에 의해 DFE FIR의 “주파수 분별”을 분석하기 위한 모델로서 사용될 수 있다. 과댐핑된(over-damped) 응답은 FIR의 저 주파수 성분을 나타내고, 이는 DFE 포스트 커서 ISI 보상이 고 주파수 성분에 대해 많은 것을 하지 않고 있고 CTLE/FFE가 과작동(overworking)하고 있음을 의미한다. 부족댐핑된(sub-damped) 발진 응답은 DFE가 상이한 주파수 범위에 대해 상이한 방식으로 보상하고 있음을 나타내고, 최대 주파수 분별에서 실행되고 있음을 의미한다. 이는 DFE가 하기로 되어 있는 주로 고 주파수 상에서의 복잡한 ISI 제거로 변환된다. 긴 채널에서, 이는 중간 길이 채널에서 보다 더 높은 피킹 값을 가져올 수 있다. 또한, 수집된 정보가 불량한 분별을 나타내는 경우, TX FIR이 너무 높았고 축소되어야 한다. 이는 짧은 채널에서의 극단적인 경우이고 중간 길이 채널에서의 초기 조건이다. 일단 만족스런 분별이 획득되면, TX FIR 계수값 및 CTLE/FFE 피킹값이 수신기에 적용되고 새로운 트레이닝 루프가 실행되어 새로운 설정이 발생하도록 한다.

몇몇 실시예에서, 도 5를 참조하여 기술된 동작은 다음과 같은 가정으로 실행된다. 이러한 가정은 (a) 링크 채널은 순서상 TX FIR 로직, 링크, CTLE 및 DFE 등화 아키텍쳐를 따른다는 것, (b) 링크는 허용가능한 품질(예컨대, 목표 BER보다 작은 낮은 BER)을 갖는 목표 속도쪽으로 트레이닝될 수 있다는 것, (c) 링크 파트너 상의 TX FIR 탭은 제어가능하고 허용되는 값 범위는 알려져 있다는 것(예컨대, PCIe 3.0 링크에서, 이는 등화 페이즈 1 스테이지에서 교환되는 FS(Full Swing) 및 LF(Low Frequency) 파라메터에 의해 주어지고, 또한 링크 파트너의 레인당 FS 및 LF는 BEE가 소프트웨어를 통하여 행해지는 경우 구조적으로 알고리즘에게 보일 수 있음), (d) LE 스테이지의 CTLE/FFE는 제어가능하다는 것(예컨대 이러한 선형 제 1 스테이지 등화기의 밴드폭 특성은 예컨대, 이득 및 피킹 콘트롤을 포함하여 제어가능할 필요가 있다는 것), (e) DFE 탭은 관측가능하다는 것(예컨대, BEE가 소프트웨어를 통하여 행해지는 경우, 레인당 이들 탭값은 알고리즘에게 보일 수 있다는 것), 및/또는 (f) DFE 적응은 LMS(Least-Mean Square) 혹은 다른 적용가능한 적응적 방법을 통하여 예상되는 대로 동작한다는 것(예컨대, DFE/LMS는 채널의 포스트커서 ISI의 대략적인 구분적(piecewise) 선형 식별자로서 동작한다는 것)이다.

도 6은 본 발명의 실시예에 따른 컴퓨터 시스템(600)의 블록도를 도시한다. 컴퓨터 시스템(600)은 상호접속 네트워크(혹은 버스)(604)를 통하여 통신하는 하나 이상의 중앙 처리 장치(CPU)(602-1~602-N) 혹은 프로세서(통칭하여 여기서는 “프로세서들(602)”로 부르거나, 보다 일반적으로는 “프로세서(602)”로 부른다)을 포함한다. 프로세서(602)는 범용 프로세서, (컴퓨터 네트워크(603)을 통하여 통신되는 데이터를 처리하는) 네트워크 프로세서, 혹은 다른 타입의 프로세서(RISC 프로세서 혹은 CISC 프로세서를 포함)을 포함한다. 게다가, 프로세서(602)는 단일 혹은 다중 코어 설계를 갖는다. 다중 코어 설계를 갖는 프로세서(602)는 상이한 타입의 프로세서 코어를 동일한 집적 회로 다이 상에 집적할 수 있다. 또한, 다중 코어 설계를 갖는 프로세서(602)는 대칭적 혹은 비대칭적 멀티프로세서로서 구현될 수 있다.

또한, 도 1~5를 참조하여 기술되는 동작은 시스템(600)의 하나 이상의 구성 요소에 의해 실행된다. 몇몇 실시예에서, 프로세서(602)는 도 2의 프로세서(202~208)와 동일하거나 유사할 수 있다. 더욱이, 프로세서(602)(혹은 시스템(600)의 다른 구성요소)는 IOH(120), RC(122) 및 PCIe 콘트롤러(135) 중 하나 이상을 포함한다. 더욱이, 도 6이 구성 요소(120/122/135)에 대한 몇몇 위치를 도시하고 있다고 하더라도, 이들 구성 요소는 시스템(600) 내에서 다른 위치에 위치할 수 있다. 예컨대, 입출력 디바이스(124)는 버스(622) 등을 통하여 통신할 수 있다.

칩셋(606)은 또한 상호접속 네트워크(604)와 통신할 수 있다. 칩셋(606)은 그래픽스 및 메모리 콘트롤러 허브(GMCH : graphics and memory controller hub)(608)을 포함한다. GMCH(608)은 메모리(612)와 통신하는 메모리 콘트롤러(610)을 포함한다. 메모리(612)는 시스템(600) 내에 포함되는 CPU(602) 혹은 임의의 다른 디바이스에 의해 실행되는 일련의 인스트럭션을 포함하여 데이터를 저장한다. 예컨대, 메모리(612)는 오퍼레이팅 시스템(OS)(613) 및/또는 이전 도면을 참조하여 설명된 디바이스 드라이버(611)에 대응하는 데이터를 저장한다. 실시예에서 메모리(612) 및 도 1의 메모리(140)는 동일하거나 유사할 수 있다. 본 발명의 일실시예에서, 메모리(612)는 RAM, DRAM, SDRAM, SRAM, 혹은 다른 타입의 저장 디바이스와 같은 하나 이상의 휘발성 저장 장치(혹은 메모리 장치)을 포함할 수 있다. 하드디스크와 같은 비휘발성 메모리가 또한 이용될 수 있다. 다중 CPU 및/또는 다중 시스템 메모리와 같은 추가의 디바이스가 또한 상호접속 네트워크(604)를 통하여 통신할 수 있다.

게다가, 프로세서(602)들 중 하나 이상은 (다수의 실시예에서 전용 캐시 및/또는 공유 캐시를 포함하는) 하나 이상의 캐시에 대한 액세스와 연관된 캐시 콘트롤러(도시되지 않음)를 가질 수 있다. 캐시는 하나 이상의 캐시 코히어런트 프로토콜을 고수할 수 있다. 그러한 캐시는 시스템(600)의 하나 이상의 구성 요소에 의해 이용되는 (예컨대, 인스트럭션을 포함하는) 데이터를 저장한다. 예컨대, 캐시는 프로세서(602)의 구성 요소에 의한 보다 빠른 액세스를 위해 메모리(612) 내에 저장된 데이터를 로컬하게 캐싱한다. 실시예에서, (공유되는) 캐시는 중간 레벨 캐시 및/또는 최종 레벨 캐시(LLC: last level cache)를 포함할 수 있다. 또한 각 프로세서(602)는 캐시와 직접적으로, 버스 혹은 상호접속 네트워크를 통하여, 및/또는 메모리 콘트롤러 혹은 허브를 통하여 통신할 수 있다.

GMCH(608)은 또한 예컨대 그래픽 가속기를 통하여 디스플레이 장치(616)와 통신하는 그래픽 인터페이스(614)을 포함한다. 본 발명의 일 실시예에서, 그래픽 인터페이스(614)는 가속 그래픽 포트(AGP : accelerated graphics port)를 통하여 그래픽 가속기와 통신할 수 있다. 본 발명의 실시예에서, (평판 디스플레이와 같은) 디스플레이(616)는 예컨대 신호 변환기를 통하여 그래픽 인터페이스(614)와 통신할 수 있는데, 이 신호 변환기는 비디오 메모리 혹은 시스템 메모리와 같은 저장 디바이스에 저장된 이미지의 디지털 표현을, 디스플레이(616)에 의해 해석되고 디스플레이되는 디스플레이 신호로 변환한다. 실시예에서 디스플레이 장치에 의해 생성된 디스플레이 신호는 디스플레이(616)에 의해 해석되고 후속하여 디스플레이(616) 상에 디스플레이되기 전에 여러 제어 장치를 통과한다.

허브 인터페이스(618)는 GMCH(608)과 입출력 제어 허브(ICH : input/output control hub)가 통신할 수 있게 해준다. ICH(620)은 컴퓨터 시스템(600)과 통신하는 I/O 디바이스에 대한 인터페이스를 제공한다. ICH(620)은 PCI 브리지, USB 제어기 혹은 다른 타입의 주변 장치 브리지 혹은 제어기와 같은 주변 브리지(혹은 제어기)(624)을 통하여 버스(622)와 통신한다. 브리지(624)은 CPU(602)와 주변 장치 간의 데이터 경로를 제공한다. 다른 타입의 토폴로지가 이용될 수 있다. 또한 다중 버스는 예컨대 다중 브리지 혹은 제어기를 통하여 ICH(620)와 통신할 수 있다. 더욱이, ICH(620)와 통신하는 다른 주변 장치는 본 발명의 다양한 실시예에서, IDE(integrated drive electronics) 하드드라이브 혹은 SCSI(small computer system interface) 하드드라이브, 키보드, 마우스, 패러렐 포트, 시리얼 포트, 플로피 디스크 드라이브, 디지털 출력 서포트(예컨대, 디지털 비디오 인터페이스(DVI)) 혹은 다른 디바이스를 포함한다.

버스(622)는 오디오 디바이스(626), 하나 이상의 디스크 드라이브(628) 및 네트워크 인터페이스 디바이스(630)(컴퓨터 네트워크(603)과 통신함)과 통신한다. 다른 디바이스가 또한 버스(622)를 통하여 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(630)과 같은) 다수의 구성 요소가 본 발명의 몇몇 실시예에서 GMCH(608)과 통신할 수 있다. 게다가, 몇몇 실시예에서, 프로세서(602)와 GMCH(608)의 하나 이상의 구성 요소 및/또는 칩셋(606)은 결합되어 단일의 집적 회로 칩을 형성한다(혹은 이와달리 동일한 집적 회로 다이 상에 존재한다).

게다가, 컴퓨터 시스템(600)은 휘발성 메모리(혹은 저장 장치) 및/또는 비휘발성 메모리(혹은 저장 장치)를 포함한다. 예컨대, 비휘발성 메모리는 ROM, PROM, EPROM, EEPROM, 디스크 드라이브(예컨대, 628), 플로피 디스크, CD-ROM, DVD, 플래시 메모리, 마그네토-옵티컬 디스크 혹은 (예컨대, 인스트럭션을 포함하여) 데이터를 저장할 수 있는 다른 타입의 비휘발성 머신 판독가능한 매체 중 하나 이상을 포함한다.

도 7은 본 발명의 실시예에 따른, 점대점(PtP) 구성으로 배치된 컴퓨터 시스템(700)을 도시한다. 특히, 도 7은 프로세서, 메모리 및 입출력 디바이스가 다수의 점대점 인터페이스에 의해 상호접속되는 시스템을 도시한다. 도 1~6을 참조하여 기술된 동작은 시스템(700)의 하나 이상의 구성 요소에 의해 수행된다.

도 7에 도시된 바와 같이, 시스템(700)은 여러 프로세서을 포함하는데, 이들 중 단지 2개의 프로세서(702, 704)가 명확성을 위해 도시된다. 프로세서(702,704) 각각은 메모리(710, 712)와의 통신을 가능하게 하는 로컬 메모리 제어기 허브(MCH : memory controller hub)(706, 708)을 구비한다. 메모리(710, 712)는 도 6의 메모리(612)을 참조하여 기술된 것과 같은 다양한 데이터를 저장한다. 도 7에 도시된 바와 같이, 프로세서(702, 704)는 또한 몇몇 실시예에서 도 6을 참조하여 논의된 캐시를 포함한다.

실시예에서 프로세서(702, 704)는 도 6을 참조하여 논의된 프로세서(602)들 중 하나일 수 있다. 프로세서(702, 704)는 각각, 점대점(PtP) 인터페이스 회로(716,718)을 사용하여 점대점 인터페이스(714)를 통하여 데이터를 교환한다. 또한, 프로세서(702, 704) 각각은 점대점 인터페이스 회로(726,728,730,732)를 사용하여 개개의 점대점 인터페이스(722,724)를 통하여 칩셋(720)과 데이터를 교환한다. 칩셋(720)은 또한, 예컨대 점대점 인터페이스 회로(737)를 사용하여 고성능 그래픽 인터페이스(736)를 통하여 고성능 그래픽 회로(734)와 데이터를 교환한다.

본 발명의 적어도 하나의 실시예는 프로세서(702,704) 혹은 칩셋(720) 내에서 제공된다. 예컨대, 프로세서(702,704) 및/또는 칩셋(720)은 IOH(120), RC(122) 및 PCIe 콘트롤러(135) 중 하나 이상을 포함한다. 하지만 본 발명의 다른 실시예는 도 7의 시스템(700) 내의 다른 회로, 로직 유닛 혹은 디바이스 내에 존재한다. 더욱이, 본 발명의 다른 실시예는 도 7에 도시된 여러 회로, 로직 유닛, 디바이스에 걸쳐 분산될 수 있다. 그래서 도 7에 도시된 구성요소(120/122/135)의 위치는 예시적인 것이고 이들 구성 요소는 도시된 위치에 제공될 수도 있고 제공되지 않을 수도 있다.

칩셋(720)은 점대점 인터페이스 회로(741)를 사용하여 버스(740)와 통신한다. 버스(740)은 자신과 통신하는 하나 이상의 디바이스(버스 브리지(742), I/O 디바이스 등)를 가질 수 있다. 버스(744)를 경유하여, 버스 브리지(742)는 키보드/마우스(745), 통신 디바이스(746)(모뎀, 네트워크 인터페이스 디바이스 혹은 다른 네트워크(603)과 통신하는 다른 통신 디바이스 등), 오디오 입출력 디바이스 및/또는 데이터 저장 디바이스(748)과 같은 다른 디바이스와 통신한다. 데이터 저장 디바이스(748)은 프로세서(702,704)에 의해 실행되는 코드(749)를 저장한다.

본 발명의 다양한 실시예에서, 도 1~7을 참조하여 본 명세서에서 논의된 동작은 하드웨어(예컨대, 회로), 소프트웨어, 펌웨어, 마이크로코드, 혹은 이들의 조합으로서 구현될 수 있고, 예를 들면, 컴퓨터로 하여금 본 명세서에 기술된 프로세스를 수행하게 하는 데에 사용되는 인스트럭션(혹은 소프트웨어 프로시저)가 기억된 (예컨대, 비일시적) 머신 판독가능한 매체 혹은 (예컨대, 비일시적) 컴퓨터 판독가능한 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 또한 “로직”이라는 용어는 예컨대, 소프트웨어, 하드웨어 혹은 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 머신 판독가능한 매체는 도 1~7에 관해 기술된 것과 같은 저장 디바이스를 포함할 수 있다. 게다가, 그러한 컴퓨터 판독가능한 매체는 컴퓨터 프로그램 제품으로서 다운로드될 수 있는데, 이 경우 해당 프로그램은 원격 컴퓨터(예컨대, 서버)로부터 요청 컴퓨터(예컨대, 클라이언트)로, 반송파를 통해 송신되는 데이터 신호에 의해 혹은 통신 링크(예컨대, 버스, 모뎀 혹은 네트워크 접속)를 통한 다른 전파 매체에 의해 전송된다.

“일 실시예” 혹은 “실시예”에 대한 본 명세서 내애서의 참조는 해당 실시예와 관하여 기술된 특정한 특징, 구조 혹은 특성이 적어도 구현예에 포함될 수 있다는 것을 의미한다. 본 명세서 내의 여러 위치에서 나오는 문구 “일 실시예에서”는 모두 동일한 실시예를 지칭할 수도 있고 아닐 수도 있다.

또한, 상세한 설명 및 청구항에서, “결합되는(coupled)” 및 “접속되는(connected)”이라는 표현은 그의 파생어와 함께 사용될 수 있다. 본 발명의 몇몇 실시예에서 “접속되는”라는 표현은 2 이상의 요소가 서로 직접적인 물리적 혹은 전기적 접촉 상태에 있음을 나타내는 데에 사용될 수 있다. “결합되는”이라는 표현은 2 이상의 요소가 서로 직접적인 물리적 혹은 전기적 접촉 상태에 있음을 의미할 수 있다. 하지만, “결합되는”이라는 표현은 또한 2 이상의 요소가 서로 직접적인 물리적 혹은 전기적 접촉 상태에 있지 않을 수 있지만 여전히 서로 협동 혹은 상호작용할 수 있음을 의미할 수 있다.

따라서, 본 발명의 실시예가 구조적 특징 및/또는 방법적 동작에 대해 구체적인 언어로 기술되었다고 하더라도, 청구된 청구 대상은 기술된 그러한 구체적인 특징 혹은 동작으로 한정되지 않을 수 있음을 이해해야 한다. 오히려, 그러한 구체적인 특징 및 동작은 청구된 청구 대상을 구현하는 샘플 형태로서 기술된 것이다.

100: 컴퓨터 시스템 102-1~102-M: 에이전트
104: 네트워크 패브릭 120: 입출력 허브(IOH)
122: 루트 콤플렉스(RC) 124: I/O 디바이스
135: PCIe 콘트롤러 202~208: 소켓
302: TX FIR 필터 로직 304: DFE 로직
306: 링크 308: FFE/CTLE 로직
600: 컴퓨터 시스템 602-1~602-M: 프로세서
603: 컴퓨터 네트워크 606: 칩셋
608: 그래픽스 및 메모리 콘트롤러 허브(GMCH)
612: 메모리 616: 디스플레이
618 : 허브 인터페이스 620: 입출력 제어 허브(ICH)
622: 버스 624: 주변 브리지
710, 712: 프로세서 714: 점대점 인터페이스
716, 718: 점대점 인터페이스 회로 720: 칩셋
734: 고성능 그래픽 회로 736: 고성능 그래픽 인터페이스
740: 버스 742: 버스 브리지
745: 키보드/마우스 746: 통신 디바이스
747: 오디오 디바이스 748: 데이터 저장 디바이스

Claims

복수의 레인(lane)을 갖는 링크의 각 레인에 대해 복수의 송신 등화값 및 복수의 수신 등화값에 대응하는 데이터를 검출하는 로직과,
상기 복수의 송신 등화값 중 어느 등화값 및 상기 복수의 수신 등화값 중 어느 등화값이 상기 링크의 복수의 레인의 각 레인에 대해 상기 링크의 해당 레인의 결정 피드백 등화(DFE)(Decision Feedback Equalizer) 탭에서의 포화 검출에 근거하여 선택될 것인지를 결정하는 로직을 포함하는
장치.
제 1 항에 있어서,
상기 복수의 송신 등화값은 송신 유한 임펄스 응답(FIR: Finite Impulse Response) 필터에 대응하는
장치.
제 1 항에 있어서,
상기 복수의 수신 등화값은 수신 DFE 필터에 대응하는
장치.
제 1 항에 있어서,
상기 링크의 복수의 레인의 각 레인에 결합된 수신 DFE 필터 및 송신 FIR 필터에 대한 스텝 응답(step responses)을 생성하는 로직을 더 포함하는
장치.
제 4 항에 있어서,
생성된 상기 스텝 응답을 분석하는 로직을 더 포함하는
장치.
제 1 항에 있어서,
선택된 송신 등화값과 수신 등화값에 따라 상기 링크를 재트레이닝하는(retrain) 로직을 더 포함하는
장치.
제 1 항에 있어서,
검출된 상기 데이터를 저장하는 메모리를 더 포함하는
장치.
제 1 항에 있어서,
상기 링크는 제 1 에이전트를 제 2 에이전트에 결합하는 것이고, 상기 제 1 에이전트는 프로세서 코어, 칩셋, 입출력 허브 및 메모리 콘트롤러 중 하나 이상을 포함하는 것인
장치.
제 1 항에 있어서,
상기 링크는 제 1 에이전트를 제 2 에이전트에 결합하는 것이고, 상기 제 2 에이전트는 입출력 디바이스를 포함하는 것인
장치.
제 1 항에 있어서,
상기 링크는 점대점(point-to-point) 코히어런트 상호접속인
장치.
제 1 항에 있어서,
상기 링크는 제 1 에이전트를 제 2 에이전트에 결합하는 것이고, 상기 제 1 에이전트는 복수의 프로세서 코어 및 하나 이상의 소켓을 포함하는 것인
장치.
제 1 항에 있어서,
상기 링크는 제 1 에이전트를 제 2 에이전트에 결합하는 것이고, 상기 제 1 에이전트, 상기 제 2 에이전트 및 메모리 중 하나 이상이 동일한 집적 회로 칩 상에 존재하는
장치.
제 1 항에 있어서,
상기 링크는 PCIe(Peripheral Component Interconnect Express) 링크인
장치.
복수의 레인을 갖는 링크의 각 레인에 대해 복수의 송신 등화값 및 복수의 수신 등화값에 대응하는 데이터를 검출하는 단계와,
상기 복수의 송신 등화값 중 어느 등화값 및 상기 복수의 수신 등화값 중 어느 등화값이 상기 링크의 복수의 레인의 각 레인에 대해 상기 링크의 해당 레인의 결정 피드백 등화(DFE)(Decision Feedback Equalizer) 탭에서의 포화 검출에 근거하여 선택될 것인지를 결정하는 단계를 포함하는
방법.
제 14 항에 있어서,
상기 결정하는 단계 이후에, 상기 링크의 복수의 레인의 각 레인에 결합된 수신 DFE 필터 및 송신 FIR 필터에 대한 스텝 응답을 생성하는 단계를 더 포함하는
방법.
제 15 항에 있어서,
생성된 상기 스텝 응답을 분석하는 단계를 더 포함하는
방법.
제 14 항에 있어서,
상기 결정하는 단계 이후에, 선택된 송신 등화값과 수신 등화값에 따라 상기 링크를 재트레이닝하는 단계를 더 포함하는
방법.
제 14 항에 있어서,
검출된 상기 데이터를 저장하는 단계를 더 포함하는
방법.
제 14 항에 있어서,
상기 복수의 송신 등화값은 송신 유한 임펄스 응답(FIR: Fininte Impulse Response) 필터에 대응하는
방법.
제 14 항에 있어서,
상기 복수의 수신 등화값은 수신 DFE 필터에 대응하는
방법.
프로세서 코어와 입출력 디바이스를 링크를 통하여 결합하는 입출력 허브를 포함하되,
상기 입출력 허브는
복수의 레인을 갖는 링크의 각 레인에 대해 복수의 송신 등화값 및 복수의 수신 등화값에 대응하는 데이터를 검출하는 로직과,
상기 복수의 송신 등화값 중 어느 등화값 및 상기 복수의 수신 등화값 중 어느 등화값이 상기 링크의 복수의 레인의 각 레인에 대해 상기 링크의 해당 레인의 결정 피드백 등화(DFE)(Decision Feedback Equalizer) 탭에서의 포화 검출에 근거하여 선택될 것인지를 결정하는 로직을 포함하는
컴퓨팅 시스템.
제 21 항에 있어서,
상기 복수의 송신 등화값은 송신 유한 임펄스 응답(FIR: Fininte Impulse Response) 필터에 대응하는
컴퓨팅 시스템.
제 21 항에 있어서,
상기 복수의 수신 등화값은 수신 DFE 필터에 대응하는
컴퓨팅 시스템.
제 21 항에 있어서,
상기 링크의 복수의 레인의 각 레인에 결합된 수신 DFE 필터 및 송신 FIR 필터에 대한 스텝 응답을 생성하는 로직을 더 포함하는
컴퓨팅 시스템.
제 24 항에 있어서,
생성된 상기 스텝 응답을 분석하는 로직을 더 포함하는
컴퓨팅 시스템.
제 21 항에 있어서,
선택된 송신 등화값과 수신 등화값에 따라 상기 링크를 재트레이닝하는 로직을 더 포함하는
컴퓨팅 시스템.
제 21 항에 있어서,
검출된 상기 데이터를 저장하는 메모리를 더 포함하는
컴퓨팅 시스템.
프로세서 상에서 실행될 때 상기 프로세서가,
복수의 레인(lane)을 갖는 링크의 각 레인에 대해 복수의 송신 등화값 및 복수의 수신 등화값에 대응하는 데이터를 검출하고, 상기 복수의 송신 등화값 중 어느 등화값 및 상기 복수의 수신 등화값 중 어느 등화값이 상기 링크의 복수의 레인의 각 레인에 대해 상기 링크의 해당 레인의 결정 피드백 등화(DFE) 탭에서의 포화 검출에 근거하여 선택될 것인지를 결정하기 위한 하나 이상의 동작을 수행하도록 구성하는 하나 이상의 인스트럭션을 포함하는
비일시적(non-transitory) 컴퓨터 판독가능한 매체.
제 28 항에 있어서,
상기 프로세서 상에서 실행될 때의 상기 하나 이상의 인스트럭션은 상기 프로세서가 상기 링크의 복수의 레인의 각 레인에 결합된 수신 DFE 필터 및 송신 FIR 필터에 대한 스텝 응답을 생성하도록 구성하는
비일시적 컴퓨터 판독가능한 매체.
제 28 항에 있어서,
상기 프로세서 상에서 실행될 때의 상기 하나 이상의 인스트럭션은 상기 프로세서가 선택된 송신 등화값과 수신 등화값에 따라 상기 링크를 재트레이닝하도록 구성하는
비일시적 컴퓨터 판독가능한 매체.