CN104518798A - 模拟数字转换装置及其方法 - Google Patents

Abstract

本公开提供了一种模拟数字转换装置及其方法，该装置包括一主模拟数字转换器以及一辅模拟数字转换器。主模拟数字转换器用于将模拟输入信号转换成主数字数据，而辅模拟数字转换器用于将同一模拟输入信号转换成辅数字数据。主模拟数字转换器具有一第一分辨率以及一第一转换速度，而辅模拟数字转换器具有一第二分辨率以及一第二转换速度。其中第二分辨率低于第一分辨率，并且第二转换速度快于第一转换速度。主模拟数字转换器藉由执行连续渐进程序产生主数字数据。于此，连续渐进程序包括基于辅数字数据的值的快速追踪步骤。

Description

模拟数字转换装置及其方法

技术领域

本发明是关于一种连续渐进式暂存器(successive-approximation-register；SAR)模拟数字转换器(analog-to-digital converters；ADC)，特别是关于一种模拟数字转换装置及其方法。

背景技术

SAR ADC已广泛地使用在许多应用中。SAR ADC是将模拟输入信号转换成数字输出数据。SAR ADC具有一SAR控制器以及一数字模拟转换器(digital-to-analog converter；DAC)。SAR控制器用于连续逼近，而DAC用于将数字码转换成电压。为了使SAR ADC具有高分辨率的转换，通常需要使用高分辨率的DAC。这样于连续逼近时则需要的更多的步骤来更新数字码，即，需要较长的时间来完成连续逼近，因而限制SAR ADC的转换速度。简言之，现有技术难以达到同时具有高分辨率及高转换速度。

于是，期望能提供一种装置及方法，其能提供具有在分辨率及转换速度之间的可接受的平衡的SAR ADC。

发明内容

本发明的模拟数字转换装置及其方法可允许一连续渐进式暂存器(successive-approximation-register；SAR)模拟数字转换器能具有转换速度及分辨率之间的可接收的平衡。

在一实施例中，一种模拟数字转换装置包括一主模拟数字转换器以及一辅模拟数字转换器。主模拟数字转换器用于将模拟输入信号转换成主数字数据，而辅模拟数字转换器用于将同一模拟输入信号转换成辅数字数据。主模拟数字转换器具有一第一分辨率以及一第一转换速度，而辅模拟数字转换器具有一第二分辨率以及一第二转换速度。其中第二分辨率低于第一分辨率，并且第二转换速度快于第一转换速度。

其中，主模拟数字转换器藉由执行连续渐进程序产生主数字数据。于此，连续渐进程序包括基于辅数字数据的值的快速追踪步骤。

在一实施例中，一种模拟数字转换方法，包括：将模拟输入信号转换成主数字数据、将同一模拟输入信号转换成辅数字数据、以及执行包括基于辅数字数据的值的一快速追踪步骤的一第一程序。于此，主模拟数字转换器具有一第一分辨率以及一第一转换速度，而辅模拟数字转换器具有一第二分辨率以及一第二转换速度。其中第二分辨率低于第一分辨率，并且第二转换速度快于第一转换速度。

在一实施例中，一种模拟数字转换方法包括：接收一模拟输入信号、取样模拟输入信号来产生一第一电压、使用一数字模拟转换器依据一数字码产生一第二电压、依据第一电压与第二电压之间的差的极性连续地更新数字码以造成第二电压逼近第一电压、以及藉由依据一辅数字模拟转换器的输出直接更新数字码来越过数字码的连续地更新步骤。

在一些实施例中，较高分辨率但较低速度的主模拟数字转换器利用较低分辨率但较高速度的辅模拟数字转换器来启动加载连续渐进程序来连续渐进取样的模拟输入信号。

在一些实施例中，模拟数字转换方法可包括连续执行较高分辨率但较低速度的模拟数字转换以及较低分辨率但较高速度的模拟数字转换、以及利用较低分辨率但较高速度的模拟数字转换的结果透过越过具有多个步骤的连续渐进程序中的至少一步骤来加速连续渐进程序。其中，较高分辨率但较低速度的模拟数字转换是基于连续渐进程序。

附图说明

图1为根据本发明一实施例的连续渐进式暂存器(successive-approximation-register；SAR)模拟数字转换器的示意图。

图2为实现图1中的取样保持电路、数字模拟转换器、加总电路的整合功能的数字模拟转换电路的一实施例的示意图。

图3为在主模拟数字转换器(analog-to-digital converters；ADC)接收辅模拟数字转换器的帮助的范例下，图2中的数字模拟转换电路的范例波形的示意图。

图4为图1的主ADC利用辅ADC的输出时所使用的逻辑表的一实施例的示意图。

图5为图1的主ADC的运作流程图。

附图标记

100  模拟数字转换装置

110  主数字模拟转换器

111  取样保持电路

112  数字模拟转换器

113  加总电路

114  比较器

115  启动加载式SAR控制器

120  辅ADC

V_IN  模拟输入信号

D_OUT 主数字数据

D_AUX 辅数字数据

DONE  逻辑信号

V₁  第一电压

V₂  第二电压

V₃  第三电压

V_X  共模电压

D_X  决策信号

D 数位码

200  数字模拟转换电路

210  取样开关

220  电容数组

230 DAC 开关电路

231～238 DAC 开关

C₁～C₈  电容

N₁～N₈  内部电路节点

D₁～D₈  子码

V_R  正参考电压

-V_R 负参考电压

N_X  共同电路节点

SAMP 取样信号

501  开始

503  初始化{D₈、D₇、、、D₁}为0

505  在C₁～C₈上取样V_IN

507  将n设为8

509  n是否为0？

511  n是否大于4及DONE是否为1？

513  侦测D_X

515  基于D_X更新D_n

517  等待电容稳定

519  n减去1

521  基于D_AUX更新{D₈、D₇、、、D₁}

522  将n设为5

523  侦测D_X

525  基于D_x更新D₀

527  基于{D₈、D₇、、、D₁}或基于{D₈、D₇、、、D₀}计算D_OUT

n 内部变数

D₀   子码

D_n   子码

320～324、326～328 时间点

具体实施方式

以下的详细描述系参照附图，藉由附图说明，揭露本发明各种可实行的实施例。所记载的实施例是明确且充分揭露，以致使所属技术领域中具有通常知识者能据以实施。不同的实施例间并非相互排斥，某些实施例可与一个或一个以上的实施例进行合并而成为新的实施例。因此，下列详细描述并非用于限定本发明。

图1是根据本发明一实施例的模拟数字转换装置的功能方块图。参照图1，模拟数字转换装置100包括一主数字模拟转换器(analog-to-digitalconverters；ADC)110以及一辅ADC 120。

主ADC 110接收一模拟输入信号V_IN并输出主数字数据D_OUT。辅ADC120接收同一模拟输入信号V_IN，但输出辅数字数据D_AUX以及一逻辑信号DONE。于此，逻辑信号DONE用于信号通知模拟数字转换执行完成。来自辅ADC 120的逻辑信号DONE会提供给主ADC 110以启动加载(bootstrap)主ADC 110的模拟数字转换。来自主ADC 110的主数字数据D_OUT与来自辅ADC 120的辅数字数据D_AUX均为同一模拟输入信号V_IN的数字表示。

然而，主ADC 110与辅ADC 120具有不同的模拟数字转换的分辨率。特别是，辅ADC 120的分辨率是低于主ADC 110的分辨率。由于辅ADC120的分辨率较低，因此辅ADC 120较主ADC 110快完成模拟数字转换。在辅ADC 120完成模拟数字转换后，辅ADC 120拉起(assert)逻辑信号DONE，并提供辅数字数据D_AUX给主ADC 110作为主数字数据D_OUT的粗估值，藉以允许主ADC 110跳过不必要的转换步骤，因而增加整体转换速度。

于此，主ADC 110可为连续渐进式暂存器(successive-approximation-register；SAR)ADC。主ADC 110包括一取样保持(sample-and-hold；S/H)电路111、一数字模拟转换器(digital-to-analogconverter；DAC)112、一加总电路113、一比较器114以及一启动加载式(bootstrapped)SAR控制器115。

取样保持电路111将模拟输入信号V_IN取样成一第一电压V₁。DAC 112将一数字码D转换成一第二电压V₂。加总电路113根据第一电压V₁与第二电压V₂产生一第三电压V₃。于此，第三电压V₃代表第一电压V₁与第二电压V₂的间的差。比较器114根据第三电压V₃的极性的侦测结果(即，比较第三电压V₃与接地准位)产生一决策信号D_X。启动加载式SAR控制器115接收决策信号D_X、辅数字数据D_AUX以及逻辑信号DONE、依照决策信号D_X、辅数字数据D_AUX以及逻辑信号DONE执行一连续渐进程序来连续地更新数字码D以使第二电压V₂逐渐逼近第一电压V₁、以及在连续渐进程序结束时基于数字码D的最终值产生主数字数据D_OUT。于连续渐进程序的执行期间，当逻辑信号DONE被拉起时，启动加载式SAR控制器115以辅数字数据D_AUX直接更新数字码D并跳过原本应执行的至少一连续渐进步骤。

在一实施例中，参照图2，能藉由具有取样保持功能的数字模拟转换电路200来整合并实现取样保持电路111、数字模拟转换器112及加总电路113的功能。数字模拟转换电路200包括一取样开关210、一电容数组220以及一DAC开关电路230。

举例来说，但不限于此，电容数组220包括八个电容C₁～C₈，并且电容C₁～C₈中的每一者均具有一顶板和一底板。各电容C₁～C₈的顶板连接共同电路节点N_X，而各电容C₁～C₈的底板连接各自的内部电路节点。例如，电容C₁～C₈的底板分别连接内部电路节点N₁～N₈。DAC开关电路230包括八个DAC开关231～238，并且DAC开关231～238分别对应于电容C₁～C₈。数位码D为八个子码D₁～D₈的组合。子码D₁～D₈分别控制DAC开关231～238。

在一实施例中，子码D₁～D₈中的每一者均具有3种可能值：「-1」、「0」、「1」。当子码的值为「0」时，对应的DAC开关将对应的内部电路节点连接至接地。当子码的值为「1」时，对应的DAC开关将对应的内部电路节点连接至负参考电压-V_R。而当子码的值为「-1」时，对应的DAC开关将对应的内部电路节点连接至正参考电压V_R。

例如：当子码D₁(D₂、D₃、、、或D₈)的值为「0」时，对应的DAC开关231(232、233、、、或238)将对应的内部电路节点N₁(N₂、N₃、、、或N₈)连接至接地。当子码D₁(D₂、D₃、、、或D₈)的值为「1」时，对应的DAC开关231(232、233、、、或238)将对应的内部电路节点N₁(N₂、N₃、、、或N₈)连接至负参考电压-V_R。当子码D₁(D₂、D₃、、、或D₈)的值为「-1」时，对应的DAC开关231(232、233、、、或238)将对应的内部电路节点N₁(N₂、N₃、、、或N₈)连接至正参考电压V_R。

在(应用图2中的数字模拟转换电路200的图1中的主ADC 110所执行的)模拟数字转换的开始，所有子码D₁～D₈重置为「0」，因此所有内部电路节点N₁～N₈连接至接地。

在取样期间(此时，取样信号SAMP被拉起)，共同电路节点N_X经由取样开关210连接至模拟输入信号V_IN，因而藉由电容C₁～C₈取样模拟输入信号V_IN。

在取样信号SAMP未拉起的情况下，取样开关210打开，以及模拟输入信号V_IN的准位被保持并储存在电容C₁～C₈上；因而有效地实现图1中的取样保持电路111的功能。换言之，图1中的第一电压V₁是隐含且储存在电容C₁～C₈上。

于连续渐进程序的执行期间，依据决策信号D_X(如图1所示)的值连续更新子码D₈、D₇、D₆、D₅、D₄、D₃、D₂、D₁，以致使内部电路节点N₈、N₇、N₆、N₅、N₄、N₃、N₂、N₁有条件地切换成连接至正参考电压V_R或负参考电压-V_R；因而有效地实现图1中的DAC 112的功能。换言之，图1中的第二电压V₂为内隐式且储存在电容C₁～C₈上。

由于第一电压V₁及第二电压V₂均为内隐式且储存在电容C₁～C₈上，因此其隐含地加总；因而有效地实现图1中的加总电路113的功能，并且在共同电路节点N_X的电压位准(以下称的为共模电位V_X)则实现图1中的加总电路113的输出，即，第三电压V₃。

请参照回图1，在任一实施例中，使用辅ADC 120来加速主ADC 110的转换。因此，辅ADC 120的模拟数字转换的执行速度需快于主ADC 110。

在一实施例中，辅ADC 120的分辨率低于主ADC 110。举例而言，较低分辨率的ADC使用较小的电容以加速比较及稳定(settling)，并且其可快于较高分辨率的ADC。辅ADC 120具有低于主ADC 110的分辨率但快于主ADC 110，以至于逻辑信号DONE会在主ADC 110完成转换的前被拉起。

在一实施例中，辅ADC 120为4位ADC，因此其分辨率小于主ADC110的4个最高有效位(more significant bit；MSB)。亦即，辅数字数据D_AUX为主ADC 110的4个最高有效位的子码{D₈、D₇、D₆、D₅}的大概估计。

图3为图2所示电路的范例波形的示意图。参照图1、图2和图3，在取样信号SAMP被拉起的取样期间，第二电压V₂内隐地为零，而第一电压V₁内隐地追踪模拟输入信号V_IN(此时即等于共模电位V_X)。在时间点320(此时取样信号SAMP未拉起)，第一电压V₁内隐地保持并且因此为共模电位V_X。然后，共模电位V_X的极性被解析为子码D₈。在时间点328，子码D₈被解析为-1(因共模电位V_X为负的)并更新，其导致DAC开关238将内部电路节点N₈连接至正参考电压V_R(如图2所示)，因而使得共模电位V_X更高。在每次按照子码D₈的值稳定共模电位V_X之后，共模电位V_X的极性被解析为子码D₇。在时间点327，子码D₇被解析为1(因共模电位V_X为正的)并更新，其导致DAC开关237将内部电路节点N₇连接至负参考电压-V_R(如图2所示)，因而使得共模电位V_X更低。于每次按照子码D₈的值稳定的期间，辅ADC 120完成其模拟数字转换。在时间点326，逻辑信号DONE被拉起并且辅数字数据D_AUX的值为可接受的。在这一刻，只有子码D₈与子码D₇被解析；然而，在辅数字数据D_AUX(其为子码{D₈、D₇、D₆、D₅}的大概估计)为可接受的时候，即可直接使用辅数字数据D_AUX来更新子码{D₈、D₇、D₆、D₅}。亦即，能跨过解析子码D₆、D₅的步骤，并且以基于辅数字数据D_AUX的值的“快速追踪”步骤取代这些解析步骤。反之，若辅数字数据D_AUX不存在或不恰当，则这些解析步骤都是必需的。

在一实施例中，启动加载式SAR控制器115包括且使用图4所示的逻辑表，以按照每个辅数字数据D_AUX的值(0至15的4位数字)更新子码{D₈、D₇、D₆、D₅}。

在另一实施例中，若逻辑表与在连续渐进程序中已解析的值(即在前述实施例中，述及的子码{D₈、D₇})之间有不一致，依据图4所示的逻辑表则无法完全映像子码{D₈、D₇、D₆、D₅}。当侦测到不一致时，将维持已解析的值，并更新剩余的值(即，在前述实施例中的子码{D₆、D₅})，以至于最小化子码{D₈、D₇、D₆、D₅}与辅数字数据D_AUX的间的差异。

举例而言，若子码{D₈、D₇}已解析为{-1、1}，但辅数字数据D_AUX为8(依据图5的逻辑表应映像为子码{D₈、D₇、D₆、D₅}＝{1、-1、-1、-1})，因此维持子码{D₈、D₇}为{-1、1}并更新子码{D₆、D₅}为{-1、-1}。即，将子码{D₈、D₇、D₆、D₅}设定成{-1、1、-1、-1}，并且在未改变子码{D₈、D₇}的已解析值的下此结果最相近于辅数字数据D_AUX为8。

虽然辅数字数据D_AUX与已由主ADC 110解析的最高有效位的间的差异可能造成错误的输出数据(即，主数字数据D_OUT)，然而只要在主ADC110的最低有效位(在图2的实施例中即对应子码D₁～D₄)的间实现及使用冗位(redundancy)，此错误即能被容忍及修正。在最低有效位使用冗位来修正最高有效位的误错的原则为本领域所熟知，故于此不再赘述。

图1所示的启动加载式SAR控制器115为有限状态机制(finite statemachine)。图5为实现图1所示的启动加载式SAR控制器115的控制功能的一实施例的流程图。参照图5，在ADC启动(步骤501)后，ADC初始化数位码D，即将子码{D₈、D₇、、、D₁}均设为0(步骤503)。然后，ADC以电容C₁～C₈取样模拟输入信号V_IN取样在(例如：透过拉起然后未拉起取样信号SAMP，如图2所示)(步骤505)。接着，ADC藉由将一内部变量n设定为8(表示使用的电容数量)来开始连续渐进程序(步骤507)。

然后，ADC检查内部变量n是否为0(步骤509)；若内部变量n不为0，则表示连续渐进程序尚未完成。并且，ADC检查内部变量n是否大于4以及逻辑信号DONE是否拉起(步骤511)。若内部变量n不大于4或逻辑信号DONE未拉起，则侦测决策信号D_X的极性(步骤513)并基于决策信号D_X的极性更新子码D_n(步骤515)。若内部变量n大于4且逻辑信号DONE亦拉起，则直接基于辅数字数据D_AUX更新子码{D₈、D₇、D₆、D₅}(步骤521)并将内部变量n设为5(步骤522)以表示子码D₅已更新。

在子码D_n或子码{D₈、D₇、D₆、D₅}更新(步骤515或步骤522)后，ADC等待电容C₁～C₈稳定(步骤517)。然后，ADC减少内部变量n(步骤519)，例如：ADC将内部变数n减去1。接着，循环回到检查内部变量n是否为0(步骤509)；若内部变量n为0，则表示连续渐进程序完成。然后，ADC基于子码{D₈、D₇、D₆、D₅}计算主数字数据D_OUT的值(步骤527)。接着，ADC藉由循环回到步骤503来继续往前执行下一模拟数字转换。

在一实施例中，子码D₀的值将被包括在计算主数字数据D_OUT中。在一些实施例中，主数字数据D_OUT是依据下列公式计算。

$D_{\mathrm{OUT}}=\frac{D_0}{2}+{\mathrm{\Σ}}_{n=1}^8\frac{D_n{C}_n}{C_1}---\left(1\right)$

换言之，以由子码控制其连接性的电容的权重来决定子码D_n的权重，并且将额外的子码D₀的权重设定为1/2。若未使用步骤523及步骤525，那么则将公式(1)中额外的子码D₀的权重改为0。

辅ADC 120只要在主ADC 110完成解析预期由辅ADC 120协助解析的最高有效位之前完成模拟数字转换，辅ADC 120就可以由任意一种ADC实现。当辅ADC 120开始模拟数字转换时，逻辑信号DONE未拉起；当辅ADC 120完成模拟数字转换时，逻辑信号DONE拉起。

在一实施例中，辅ADC 120为一快闪ADC。

在一实施例中，辅ADC 120亦可为一SAR ADC。

在一实施例中，辅ADC 120可包括如图2所示的数字模拟转换电路200，但具有较小且较少的电容(以致使模拟数字转换可较快完成)。

在一实施例中，辅ADC 120执行取样保持功能的速度略快于主ADC110，以致使较快完成模拟数字转换。

虽然本发明以前述的实施例揭露如上，然其并非用于限定本发明，任何熟习相像技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的申请专利范围所界定者为准。

Claims (15)

1.一种模拟数字转换装置，包括：

一主模拟数字转换器，具有一第一分辨率以及一第一转换速度，以部分基于一辅数字数据的值，将一模拟输入信号转换成一主数字数据；以及

一辅模拟数字转换器，具有一第二分辨率以及一第二转换速度，以将所述模拟输入信号转换成所述辅数字数据；

其中，所述第二分辨率低于所述第一分辨率，并且所述第二转换速度快于所述第一转换速度。

2.根据权利要求1所述的模拟数字转换装置，其中所述主模拟数字转换器包括：

一启动加载式控制器，用于执行一第一程序来根据一决策信号以及所述辅数字数据更新一数字码并且在所述第一程序结束时基于所述数字码的最终值产生所述主数字数据。

3.根据权利要求2所述的模拟数字转换装置，其中所述主模拟数字转换器更包括：

一取样保持电路，用于将所述模拟输入信号取样成一第一电压；

一数字模拟转换器，用于将所述数字码转换成一第二电压；

一加总电路，用于产生一第三电压，其中所述第三电压的大小等于所述第一电压与所述第二电压之间的差；以及

一比较器，用于基于所述第三电压的极性产生所述决策信号。

4.根据权利要求3所述的模拟数字转换装置，其中所述比较器比较第三电压与一接地准位来产生所述决策信号。

5.根据权利要求2所述的模拟数字转换装置，其中所述辅模拟数字转换器更输出一逻辑信号，并且所述启动加载式控制器在所述逻辑信号拉起时使用所述辅数字数据直接更新所述数字码并越过至少一位的数字码的至少一解析步骤。

6.根据权利要求5所述的模拟数字转换装置，其中所述启动加载式控制器基于一逻辑表的值使用所述辅数字数据直接更新所述数字码。

7.根据权利要求2所述的模拟数字转换装置，其中所述启动加载式控制器包括一有限状态机制。

8.根据权利要求1所述的模拟数字转换装置，其中所述辅模拟数字转换器为一快闪模拟数字转换器或一连续渐进式暂存器模拟数字转换器。

9.一种模拟数字转换方法，包括：

将一模拟输入信号转换成一主数字数据，其中所述主模拟数字转换器具有一第一分辨率以及一第一转换速度；

将所述模拟输入信号转换成所述辅数字数据，其中所述辅模拟数字转换器具有一第二分辨率以及一第二转换速度；以及

执行一第一程序，其中所述第一程序包括基于辅数字数据的值的一快速追踪步骤；

其中，所述第二分辨率低于所述第一分辨率，并且所述第二转换速度快于所述第一转换速度。

10.根据权利要求9所述的模拟数字转换方法，其中所述第一程序的执行步骤包括：

根据一决策信号以及所述辅数字数据更新一数字码；以及

在所述第一程序结束时基于所述数字码的最终值产生所述主数字数据。

11.根据权利要求10所述的模拟数字转换方法，其中所述主数字数据的转换步骤包括：

将所述模拟输入信号取样成一第一电压；

将所述数字码转换成一第二电压；

产生一第三电压，其中所述第三电压代表所述第一电压与所述第二电压之间的差；以及

基于所述第三电压的极性产生所述决策信号。

12.根据权利要求11所述的模拟数字转换方法，其中所述决策信号的产生步骤包括：

比较所述第三电压与一接地准位来产生所述决策信号。

13.根据权利要求10所述的模拟数字转换方法，其中所述数字码的更新步骤包括：

在所述逻辑信号拉起时使用所述辅数字数据直接更新所述数字码；以及

越过至少一位的数字码的至少一解析步骤。

14.根据权利要求13所述的模拟数字转换方法，其中所述数字码的更新步骤包括：

基于一逻辑表的值使用所述辅数字数据直接更新所述数字码。

15.一种模拟数字转换方法，包括：

接收一模拟输入信号；

取样所述模拟输入信号来产生一第一电压；

使用一数字模拟转换器依据一数字码产生一第二电压；

依据所述第一电压与所述第二电压之间的差的极性连续地更新所述数字码以造成所述第二电压逼近所述第一电压；以及

藉由依据一辅数字模拟转换器的输出直接更新所述数字码来越过所述数字码的连续地更新步骤。