CN104517928B - 具微细导电柱的半导体元件及其制造方法 - Google Patents

Abstract

本发明公开一种具微细导电柱的半导体元件及其制造方法。半导体元件包括：一基板，一导电图案形成于基板上，和至少具一预定高度的一导电柱形成于导电图案上。其中，导电柱可在具有一聚焦离子束(FIB)或一电子束的系统中形成。一实施例中，导电柱的径宽不超过10μm。

Description

具微细导电柱的半导体元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及具有至少一微细的导电柱的半导体元件及其制造方法。

背景技术

近年来应用于电子产品的半导体元件其尺寸持续缩小。对半导体业界来说，持续缩小半导体结构的尺寸、改善集成电路的速率、效能、密度及降低成本等，都是半导体元件重要的发展目标。在元件尺寸缩小的情况下，元件的电子特性仍必须维持甚至更加地进步，以符合商业产品的需要和市场期待。若元件的层体和/或组件有所损坏，将会对元件的电性造成影响。为符合高分辨率需求，相关业者无不希望能在不损伤元件的层体和/或组件，而且也能与缩小的元件尺寸相容的情况下，发展出一种更有效率的电连接方式(如在电路编辑上的应用)和/或相关的特征结构(如在产品结构上的应用)。

发明内容

本发明的目的在于提供一种半导体元件及其制造方法。实施例的半导体元件具有一或多个微细的导电柱。实施例可提供一更有效率和更精确方式以建立电连接。

为达上述目的，本发明提出一种半导体元件，其包括一基板、一导电图案形成于基板上、和具一预定高度的至少一导电柱形成于导电图案上，其中导电柱的一径宽不超过10μm。

根据实施例，提出一种半导体元件的制造方法，包括：提供一基板；形成一导电图案于基板上；和在具有一聚焦离子束(FIB)或一电子束的环境下形成具一预定高度的至少一导电柱于导电图案上，其中导电柱的一径宽不超过10μm。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配 合所附附图，作详细说明如下：

附图说明

图1为本发明一实施例的具有一导电柱的一半导体元件的部分侧视图；

图2A绘示本发明一实施例的一能量源和一放置基板的平台的一种设置方式的示意图；

图2B绘示本发明一实施例的一能量源和一放置基板的平台的另一种设置方式的示意图；

图3为本发明一应用例中，具有相互连接的两个实施例的导电柱的另一半导体元件的部分侧视图；

图4为本发明一实施例的具有微导电柱的倒装元件的部分示意图；

图5为应用本发明一实施例于一倒装元件的接合垫设计的示意图。

符号说明

10、30：基板

12、32：导电图案

121：节点

321：第一节点/导线

322：第二节点/导线

14、34：介电层

16、46：导电柱

161：导电柱的一端

162：导电柱的另一端

361：第一导电柱

362：第二导电柱

17：接垫

171：接垫的顶表面

172：连接部

173：平坦部

20：平台

21：能量源

22：气体喷管

51：接合垫

53：阻焊层

55：管芯接垫开口

d：径宽

d1：第一径宽

d2：第二径宽

H：预定高度

θ：角度

θ1：第一角度

θ2：第二角度

M：试料

P：两导电柱的连接点

A：列和列之间的间距

B：接合垫宽度

C：走线间距

具体实施方式

本发明是关于一种半导体元件及其制造方法。实施例提出具有至少一导电柱的半导体元件。再者，实施例中之一或多个导电柱可利用具有一聚焦离子束(FIB)或一电子束的系统而形成。一种半导体元件包括一基板，一导电图案形成于基板上，和至少具一预定高度的一导电柱形成于导电图案上。一实施例中，导电柱的径宽不超过10μm。

本发明的实施例可适用于多种不同应用。例如，实施例的导电柱可应用于连接半导体元件的基板上的任两个节点/导线(nodes/lines)，且其连接是可悬空地跨越(crossing over)其他金属或导电孔(vias)。实施例也可应用于一倒装(flip chip)型态的元件，将元件中的导电凸块(conductive bumps)，如铜柱凸块(Copper Pillar Bump；CPB)，以实施例的尺寸微细的导电柱取代。实施例的导电柱可在具有一聚焦离子束(FIB)或一电子束(electron beam)的系统中形成。倒装元件的其它导电部分，例如接合垫(bondingpads)和金属球也可以省略，而将实施例的微细的导电柱直接形成在该些导电部分(如接合垫)的位置， 以提供电连接。实施例的制造方法可能会有些许不同，依实际应用的程序而对步骤做适当地选择和变化。

以下实施例参照所附附图叙述本发明的相关结构与制作工艺，然而本发明并不仅限于此。实施例中相同或类似的标号用以标示相同或类似的部分。

再者，以下说明并不代表本发明所有可能的实施例。该领域中通常知识者可以依实施例公开内容和实际应用所需，在不脱离本发明的精神和范围内，进行适当地修饰和变化。因此，未于本发明提出的其他实施态样也可能可以应用。需注意的是，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并不一定按照实际产品做等比例绘制，因此附图和说明书内容作为叙述说明之用，并非作为限缩本发明保护范围之用。

[应用例一：倾斜的导电柱]

在此应用例中，实施例的导电柱可用于连接半导体元件的基板上的任两个节点/导线(nodes/lines)，且利用悬空跨越(crossing over)其他导电线部分(例如其他节点/导线，第一金属层、第二金属层、第三金属层..等等)或导电孔(vias)的方式连接。因此，不需要在导电柱下方额外形成一绝缘层或一绝缘部分来避免不希望出现的短路情形。

图1为本发明一实施例的具有一导电柱的一半导体元件的部分侧视图。图1中，一半导体元件包括一基板10、一导电图案(conductive pattern)12形成于基板10上，和至少具一预定高度(predetermined height)H的一导电柱(conductive pillar)16形成于导电图案12上。半导体元件还包括一介电层14形成于基板10上。图1中，导电柱16倾斜于基板10一角度θ。一实施例中，导电柱的径宽d不超过10μm。另一实施例中，导电柱的径宽d不超过5μm。

实施例中，导电柱16可在具有一聚焦离子束(FIB)或一电子束的环境(系统)下形成。

图2A绘示一实施例的一能量源和一放置基板的平台的一种设置方式的示意图。图2B绘示一实施例的一能量源和一放置基板的平台的另一种设置方式的示意图。请同时参照图1、图2A和图2B。如图2A所示，平台(stage)20倾斜于垂直设置的能量源(energy source)21。另一种设置方式是如图2B所示，使能量源21倾斜于水平设置的平台20。两种设置方式都可以在半导体元件中形成倾斜的导电柱16。能量源21例如是一聚焦离子束(FIB)或一电子束(electron beam)。也可应用同时具有聚焦离子束与电子束的双重能量源的系 统，以形成实施例的导电柱16。在图2A和图2B中，系统的真空腔体里的试料配合气体喷管(gasinjector)22所提供一反应气体，假设以一聚焦离子束(FIB)协助材料蒸镀。通过高能量的离子束撞击至试片表面的局部区域，而在所选择的局部区域使反应气体分解为挥发性成份和非挥发性成份，其中非挥发性成份M沉积于局部区域的表面上；常见的金属例如钨(Tungstun，W)、铂(Platinum，Pt)、钴(cobalt，Co)、金(gold,Au)等。

请再参照图1。在一实施例中，倾斜导电柱16的一端161沉积于导电图案12的第一位置，例如节点121；而导电柱16的另一端162连接一接垫(pad)17。接垫17形成于介电层14上，且接垫17的高度高于导电图案12，导电柱16的另一端162实质上连接于接垫17的一顶表面171。

一实施例中，接垫17可以是一完整的块体(如图中包括连接部172、平坦部173和虚线所围绕的部分)。根据一实施例的制作方式，首先通过如图2A和图2B所示的具有聚焦离子束(FIB)/电子束的环境，形成倾斜的一导电柱16，在聚焦离子束(FIB)/电子束的环境下一层一层的沉积材料而形成接垫17，接垫17的沉积直到达到预定高度H为止。一实施例中，接垫17的预定高度H接近导电柱16的另一端162。之后，完成接垫17与导电柱16的另一端162的连接(例如以沉积接垫17的方式同样进行连接部分的沉积)。另一实施例中，接垫17可以是包括一连接部(joint portion)172和一平坦部(flat portion)173，其中连接部172高于平坦部173，且直接连接导电柱16的另一端162(制作方法类似上述方式并作适当调整即可)。

一实施例中，导电柱16和接垫17(包括连接部172和平坦部173)可以用相同导电材料制成。

除了如图1所示的连接到接垫17，导电柱16的另一端162也可能与另一导电柱连接。图3为本发明一应用例中，具有相互连接的两个实施例的导电柱的另一半导体元件的部分侧视图。

图3中，一半导体元件包括一基板30、一导电图案32形成于基板30上，和两个导电柱(第一导电柱361和第二导电柱362)形成于导电图案32上。倾斜的第一导电柱361其一端沉积于导电图案32的第一位置(例如第一节点/导线321)；而第一导电柱361的另一端362连接至另一个倾斜的导电柱，如第二导电柱362。第二导电柱362的一端沉积于导电图案32的第二位置(例如第二节点/导线322)，第二位置与第一位置相隔一距离。虽然，图3中以 相邻的第一节点/导线321和第二节点/导线322作举例说明，但本发明并不特别限制分别沉积第一导电柱361和第二导电柱362的第一位置与第二位置之间的距离。特别指出的是，第一导电柱361和第二导电柱362可连接成如一桥状物而跨越过多个节点/导线和/或导孔，可视实际应用的需求而决定第一导电柱361和第二导电柱362的沉积位置。应用本发明的实施例，可无需在导电柱下方，即导电柱和导电图案32之间，额外形成绝缘物或绝缘层来避免不希望出现的短路情形。

一实施例中，第一导电柱361的第一径宽d1不超过10μm。另一实施例中，第一导电柱361的第一径宽d1不超过5μm。一实施例中，第二导电柱362的第二径宽d2不超过10μm。另一实施例中，第二导电柱362的第二径宽d2不超过5μm。第一径宽d1和第二径宽d2可实质上相等，或不相等，视实际应用的设计需求做决定。

再者，倾斜的第一导电柱361和第二导电柱362沉积时朝上方斜向延伸，且其连接点(linking point)P与导电图案32相隔一距离，如图3所示。第一导电柱361倾斜于基板30一第一角度θ1，而第二导电柱36倾斜于基板30一第二角度θ2。第一角度θ1和第二角度θ2可实质上相等(ex:θ1=θ2)，或不相等(θ1≠θ2)。

其他实施例，其具有不同于上述结构配置的导电柱的半导体元件，也可实施和应用，其结构配置视应用的实际需求而可作适当变化。因此，如图1和图3所示的导电柱结构配置仅为举例说明之用，并非用以限制本发明的实施态样。该领域中通常知识者可依实际应用的需求，对结构、配置和制作步骤等进行适当地修饰和调整。

除了如图3所示沉积第一导电柱361和第二导电柱362的第一位置与第二位置在同一水平面上的实施例之外，其他可应用的实施例还包括以倾斜导电柱连接位于不同水平面的两个导电物，此倾斜导电柱如同一桥状物跨越过两个导电物间下方的多个元件(如金属/导孔/层)。例如，导电柱的一端沉积于导电图案的第一位置(如位于第一金属层)，导电柱的另一端连接至导电图案的第二位置(如位于第二或第三金属层)，其中第一位置和第二位置位于不同水平面。

根据上述实施例，在具有一聚焦离子束(FIB)或一电子束的系统中形成的导电柱16/361/362倾斜于基板10/30一角度θ。倾斜导电柱的一端可沉积于 一导电节点/线，另一端则可连接至一接垫或另一倾斜导电柱。导电柱的两端可位于相同水平面的金属层、或不同水平面的金属层(如两端分别位于第一金属层和第二/第三金属层)。上述实施例可应用于电路修补(circuit repair)，通过截断或增加导通路径以改变原电路设计或修正电路瑕疵。再者，上述实施例也可应用于一半导体元件中达到电连接的目的。本发明对应用范畴并没有特别限制。

[应用例二-倒装的细微导电柱fine conductive pillar of flip chip]

在另一应用例中，本发明实施例的导电柱可应用于一倒装(flip chip)型态的元件，例如一细间距倒装(fine pitch flip chip，FPFC)。

细间距倒装(FPFC)封装(指间距小于100μm)是近年来发展的趋势可应用于多种元件，例如同时可转换数字和模拟信号的关键驱动器，其包括了具小尺寸封装型态的因素和低成本等优点。现今的细间距倒装封装其相关尺寸可下降至线宽约50μm，和各项狭小间距，例如图5中的列和列之间的间距(row to row pitch)“A”约80μm，走线间距“C”(tracepitch)约40μm，接合垫宽度“B”(bond pad width)约20μm。其中设置金凸块(gold studs)或铜柱凸块(Copper Pillar Bump；CPB)于接合垫处。

在此应用例中，可利用实施例的微细的导电柱(如在具有一聚焦离子束或一电子束的系统中形成)取代倒装元件中的金凸块或铜柱凸块。图4为本发明一实施例的具有微细的导电柱的倒装元件的部分示意图。一实施例中，微细的导电柱46的径宽d不超过10μm，甚至不超过5μm。

图5为应用本发明一实施例于一倒装元件的接合垫设计的示意图。一般在阻焊层(solder mask)53之间延伸有多个接合垫(bond pad)51，且每个接合垫51具有一管芯接垫开口(die pad opening)55以做电连接。如图5所示，这些管芯接垫开口55交错设置。在此应用例中，可利用实施例的微细的导电柱(如在具有一聚焦离子束或一电子束的系统中形成)取代倒装元件中的接合垫51，因而省略传统倒装元件中的接合垫51，且实施例的微细的导电柱可利用如聚焦离子束或电子束而直接形成于接合垫处(例如开口55的位置)以达到电连接。

一实施例中，应用于图5中的微细的导电柱(如设置于管芯接垫开口55的位置)，其径宽d不超过10μm，或甚至不超过5μm。相较于现今的细间距 倒装封装的一般设计原则(如:图5中的“A”约为80μm，“B”约为20μm和“C”约为40μm)，此应用例很明显地显示：应用实施例的微细的导电柱于一细间距倒装(FPFC)封装，将有助于应用的FPFC封装尺寸的缩小。

根据上述实施例，应用实施例的微细的导电柱于倒装封装的凸块连接，例如将导电柱有次序地设置在导电图案的一周边区域(peripheral region)或是一中央区域(central region)，可取代现有的金属凸块，将可大幅增加缩减倒装元件尺寸的机会。

因此，实施例的导电柱可形成于一半导体元件的导电图案的走线(traces)上，而达到选择性和局部性的电连接。

至于实施例的半导体元件的制造方法，可根据应用的实际需求而做改变或调整相关步骤。例如，当需要制作倾斜的导电柱以达到电连接(如应用例一中所述)，聚焦离子束(FIB)或电子束的一能量供应方向(energy-supplying direction)倾斜于导电图案/基板一角度。当需要于倒装元件形成导电柱，则聚焦离子束(FIB)或电子束的一能量供应方向垂直于导电图案/基板。该领域中通常知识者，可在不脱离本发明的精神和范围内，对步骤进行适当地修饰和变化以符合实际应用的需求。

根据上述，本发明提出具有至少一导电柱的一半导体元件及其制造方法。实施例的导电柱可在具有一聚焦离子束或一电子束的系统中形成，且可选择性的进行局部位置的沉积。实施例的导电柱的结构，如高度、倾斜角、和径宽等，可依据实际应用所需而被良好地控制或做相应的变化。实施例的导电柱具有一微细径宽(如小于10μm，甚至小于5μm)，可相容于具有狭窄线宽和间距的小尺寸元件，实施例也提供了一个更快速和更精确的方式来达到电连接。

综上所述，虽然已结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。

Claims (19)

1.一种半导体元件，包括：

基板；

导电图案形成于该基板上；和

具一预定高度的至少一导电柱形成于该导电图案上，其中该导电柱的一径宽不超过10μm，且该导电柱倾斜于该导电图案。

2.如权利要求1所述的半导体元件，其中该导电柱以具有一聚焦离子束或一电子束的环境制作而成。

3.如权利要求1所述的半导体元件，其中该导电柱倾斜于该基板。

4.如权利要求3所述的半导体元件，其中该导电柱的一端沉积于该导电图案的一第一位置，该导电柱的另一端连接一接垫。

5.如权利要求4所述的半导体元件，其中该接垫的一高度高于该导电图案，该导电柱的该另一端实质上连接该接垫的一顶表面。

6.如权利要求3所述的半导体元件，其中该导电柱的一端沉积于该导电图案的一第一位置，该导电柱的另一端连接一第二位置，其中该第一位置和该第二位置在不同水平面。

7.如权利要求3所述的半导体元件，其中该导电柱的一端沉积于该导电图案的一第一位置，该导电柱的另一端与另一导电柱连接。

8.如权利要求7所述的半导体元件，其中该另一导电柱沉积于该导电图案的一第二位置，且该第二位置和该第一位置相隔一间距。

9.如权利要求7所述的半导体元件，其中该导电柱和该另一导电柱斜向上方延伸，且其一连接点与该导电图案相隔一距离。

10.如权利要求7所述的半导体元件，其中该导电柱倾斜于该基板一第一角度θ1，该另一导电柱倾斜于该基板一第二角度θ2。

11.如权利要求1所述的半导体元件，包括多个该导电柱，且该些导电柱相隔距离设置。

12.如权利要求11所述的半导体元件，包括多个该导电柱，有次序地设置在该导电图案的一周边区域。

13.如权利要求11所述的半导体元件，包括多个该导电柱，有次序地设置在该导电图案的一中央区域。

14.如权利要求11所述的半导体元件，其中该导电图案包括多条走线，多个该导电柱分别形成于多条该走线上。

15.如权利要求11所述的半导体元件，为一倒装元件。

16.如权利要求11所述的半导体元件，其中该导电柱以具有一聚焦离子束或一电子束的环境制作而成。

17.一种半导体元件的制造方法，包括：

提供一基板；

形成一导电图案于该基板上；和

在具有一聚焦离子束或一电子束的环境下形成具一预定高度的至少一导电柱于该导电图案上，其中该导电柱的一径宽不超过10μm。

18.如权利要求17所述的制造方法，其中该聚焦离子束或该电子束的一能量供应方向倾斜于该导电图案一角度。

19.如权利要求17所述的制造方法，其中该聚焦离子束或该电子束的一能量供应方向垂直于该导电图案。