CN104506112B

CN104506112B - 一种基于dsp与fpga的单元级联型变频器

Info

Publication number: CN104506112B
Application number: CN201510022763.0A
Authority: CN
Inventors: 朱俊杰; 王湘中; 贤扬
Original assignee: Central South University of Forestry and Technology
Current assignee: Central South University of Forestry and Technology
Priority date: 2015-01-16
Filing date: 2015-01-16
Publication date: 2017-12-29
Anticipated expiration: 2035-01-16
Also published as: CN104506112A

Abstract

本发明公开了一种基于DSP与FPGA的单元级联型变频器，包括主电路、DSP和FPGA；DSP用于从键盘接收输入频率并计算调制度，并将调制波频率和电压调制度通过独特的SPI接口发送至FPGA；FPGA用于根据输入的调制波频率和电压调制度产生SPWM调制信号以控制主电路中的功率管的通断；主电路包括移相变压器和级联的n个功率模块；n为整数，且n≥3；该基于DSP与FPGA的单元级联型变频器能灵活的调整载波频率、调制波频率、调制度，响应迅速，能有效保障变频器的调速性能。

Description

一种基于DSP与FPGA的单元级联型变频器

技术领域

本发明涉及一种基于DSP与FPGA的单元级联型变频器。

背景技术

随着人们节能环保意思的加强，变频器的应用越来越普及，但我国电机驱动系统能源利用率却非常低，尤其在高压电机领域，基本上比国外平均水平低30％，在国内推广高压电机的变频调速逐渐得到了国家的重视。功率模块级联型高压变频器由于其高可靠性和完美的输出波形在高压变频领域得到了广泛的应用。

现有的电机变频调速，一股采用DSP来控制逆变器的工作，DSP既完成相关计算，还需形成脉冲，无法保障控制的实时性，控制效果不太理想，因此，有必要设计一种全新的基于DSP与FPGA的单元级联型变频器。

发明内容

本发明所要解决的技术问题是提供一种基于DSP与FPGA的单元级联型变频器，该基于DSP与FPGA的单元级联型变频器能灵活的调整载波频率、调制波频率、调制度，响应迅速，能有效保障变频器的调速性能。

发明的技术解决方案如下：

一种基于DSP与FPGA的单元级联型变频器，包括主电路、DSP和FPGA；

DSP用于从键盘接收输入频率并计算调制度，并将调制波频率和电压调制度通过SPI接口发送至FPGA；

FPGA用于根据输入的调制波频率和电压调制度产生SPWM调制信号以控制主电路中的功率管的通断；

主电路包括移相变压器和级联的n个功率模块；n为整数，且n≥3；

电网侧电压经过移相变压器降压，并在二次侧绕组产生移相，每个功率模块分别由移相变压器的一个二次侧绕组供电，移相变压器二次侧绕组之间相互绝缘，每个功率模块均采用三相输入整流、单相输出的交-直-交电压源型的逆变结构；每个功率模块中的逆变模块包括功率管V1～V4，功率管V1～V4分别对应带有续流二极管D1～D4，V1和V2连成第一桥臂；V3和V4连成第二桥臂；

将同一相功率模块逆变输出依次串联构成单相，三个所述的单相以Y型连接，功率模块级联的个数和单个功率模块的输出电压决定了变频器的输出电压，单个功率模块的电流决定了变频器的输出电流；

移相变压器使得单相每个功率模块之间移相π/3n电角度。

通过键盘输入调制波频率，键盘与DSP之间通过SCI(串行通信接口)通信，每按键一次，调制波频率增加一次，通过不同的按键可以实现每次加减1赫兹或者加减10赫兹，预先设置一种V/F曲线，电压调制度和调制波频率保持线性关系，电压调制度是根据输入的调制波频率，根据DSP中的算法，自动在DSP中计算得出；调整频率即输入频率，调制度为输出电压与额定电压比值，依据所述的V/F曲线，转折频率之前电压调制度不随调整频率变化，转折频率之后，输入频率和电压调制度呈线性关系，斜率为电机磁通，为恒值；

V/F曲线的表达式如下：

其中f为输入频率，Low_f为转折频率，设置为5hz，Hig_f为最高频率，设置为50hz，V_min为转折电压，设置为22V，V_max为额定电压220V；V_out为输出电压；电压调制度M＝V_out/V_max。

V/F曲线如图4所示。调整频率即输入频率，调制度为输出电压与额定电压比值，转折频率之前电压调制度不随调整频率变化，转折频率之后，输入频率和电压调制度呈线性关系，斜率为电机磁通，为恒值。系统中转折频率为5HZ，转折输出电压为22V。

使用按键与DSP之间的SCI中断实现调整波频率数据传输：每次按键改变调制波频率时，会触发一次SCI中断，DSP中设定在每次触发SCI中断的时候，数据会由DSP发送到FPGA中一次。

FPGA接收到DSP发送的数据后存入到RAM中，根据FPGA中已经存储的8192个点的半个周期正弦波，调整调制波波形，在生成SPWM信号时，采用单极性调制方式：正半周时，V1导通，V2截止，正弦调制波Ur与三角载波Uc比较，【本系统中三角载波频率为1K赫兹】当Ur＞Uc时，V4导通，V3截止，输出电压Uo＝Ud，Ud为母线电压【母线电压即为整流滤波后的直流电压，即逆变器的供电电压，或者说电容处的电压】；当Ur＜Uc，V4截至，D3导通续流(V3不会导通)，Uo＝0；负半周时，V1截至，V2导通，当Ur＞Uc时，V3导通，V4截至，Uo＝-Ud，当Ur＜Uc时，V3截至，D4导通续流(V4不会导通)，Uo＝0；V1和V2根据正负半周信号控制通断，V3和V4根据比较结果和正负半周控制通断。

FPGA的串行通信时钟的频率为1MHz；将DSP的系统时钟经过低速预定标器设定之后，转化为37.5MHz时钟，之后再经分频为1MHz时钟。

SPI接口使用4个信号：串行移位时钟信号SCLK、数据输出信号MOSI、数据输入信号MISO、低电平有效的从使能信号SS；

使用DSP的SPI接口作为主设备，发送数据信号SPIDAT，发送时钟信SCLK号和片选信号SS，FPGA作为从设备从MOSI串行接收来自SPIDAT的数据，当MOSI接收满一个16位的数据，将数据存到FPGA中已定义的16位的接收缓冲寄存器BUF2，再将接收缓冲寄存器BUF2中的数据存储到FPGA的RAM中，完成数据传输；

数据传送过程如下：

首先DSP通过程序向发送缓冲寄存器SPITXBUF写入数据，SPITXBUF将需要发送的完整数据传输给SPIDAT，当数据写到移位寄存器SPIDAT时，就会启动MOSI引脚开始发送数据；数据在SPITXBUF寄存器和SPIDAT寄存器内存放都是左对齐的，也就是从高位开始存储，SPIDAT经过每一个时钟脉冲，完成一位数据的发送或者接收，假设在时钟脉冲的上升沿时，SPIDAT将数据的最高位发送出去，然后将剩下的所有数据左移1位；待下一个上升沿的时候发出下一位数据，直到SCITXBUF中的所有数据都发送完成为止；

n＝5，DSP选用TI公司的TMS320F2812芯片，FPGA选用Altera公司的Cyclong II系列的EP2C8Q208C8芯片。

有益效果：

本发明公开了一种基于DSP与FPGA的单元级联型变频器，本发明的核心在于针对3相3n路(n＜＝16)错位移相全数字单元级联型高压变频器在电机调速过程中DSP(数字信号处理器)和FPGA(现场可编程门阵列)通信的难点，提出了一种应用SPI(串行外设接口)协议的串行通信方法。实验结果表明本发明提出的方法不仅可以自动产生3n(n＜＝16)路，调制时间精度为1us时，最多可产生48路错位移相SPWM(正弦脉宽调制)信号，还可以灵活设置载波频率、错位时间，其中错位时间即改变载波的移相角，产生3n路的调制波，载波依次移相π/n角度、调制波频率、调制度，有效实现了三相单元级联型高压变频调速，调速性能指标达到预期效果。

本发明的DSP选用TI公司的TMS320F2812芯片，FPGA选用Altera公司的Cyclong II系列的EP2C8Q208C8芯片，进而搭建通信平台，以DSP为主要控制器，以FPGA为主要运算器，试验中本系统三相共用了3n(n＝3或5)个逆变功率模块搭建逆变平台，总系统实现对三相相电压输出可调。

与现有技术相比本发明主要有以下优点：1、该系统采用DSP作为主控芯片，较之前采用多个单片机控制更有控制与运算上的优势，更利于以后的应用。2、驱动IGBT时，较之前使用现成模块，此处使用专用驱动芯片，更加专业，也节约成本。3、在产生驱动信号过程中，较之前需要通过单片机参与运算，而此系统中不需要DSP控制器的参与，只需通过FPGA便可产生，节约了控制器的资源。且产生的驱动信号更加精确。

本发明采用独创的基于SPI接口实现FPGA与DSP之间的通信，由于FPGA本质上为硬件模块，因而响应速度极快，实时性高，且结构紧凑看，编程方便，易于实施，仿真和实测均表明本发明的系统和方法是有效的。

附图说明

图1为电压叠加示意图；

图2为主电路的拓扑结构；

图3为单个功率模块结构图；

图4为V/F曲线示意图；

图5为FPGA接收接口示意图；

图6为DSP内部配置流程；

图7为RTL(实时逻辑仿真)视图；

图8为逻辑分析仪接收到数据图；

图9为单个功率单元模块四个开关调制波形；

图10为单个功率单元逆变输出波形；

图11为单相功率单元逆变输出波形；

图12为三相三单元级联逆变波形；【即逆变器输出三相电压波形】

图13为调制波50HZ调制度0.9时的波形图；

图14为调制波25HZ调制度0.5时的波形图；【图13和14中，前三条曲线为abc相电压波形，第4条曲线是测试的时候用的，无任何物理含义，特此注明】。

具体实施方式

以下将结合附图和具体实施例对本发明做进一步详细说明：

实施例1：

如图1-14，功率模块级联型高压变频器是将多个独立的低压功率模块的输出串联，实现高电压输出，以5个功率模块级联输出6KV电压为例，原理如图1所示，主电路的拓扑结构如图2所示，电网侧高压经过移相变压器降压，并在二次侧绕组产生移相，每个功率模块分别由移相变压器的一个二次侧绕组供电，移相变压器二次侧绕组之间相互绝缘，每个功率模块均采用三相输入整流，单相输出的交-直-交电压源型的逆变结构，每个功率模块中的逆变模块包括功率管V1～V4，功率管V1～V4分别对应带有续流二极管D1～D4，V1和V2连成第一桥臂；V3和V4连成第二桥臂。如图3所示，将同一相功率模块逆变输出依次串联构成单相，三个所述的单相以Y型连接，功率模块级联的个数和单个功率模块的输出电压决定了变频器的输出电压，单个功率模块的电流决定了变频器的输出电流。

该系统中级联型高压变频器主要由移相变压器、功率模块、DSP和FPGA组成的主控制电路组成。主控电路中DSP用于从键盘接收输入频率并计算调制度，并将调制波频率和电压调制度通过SPI接口发送至FPGA；FPGA用于根据输入的调制波频率和电压调制度产生SPWM调制信号以控制主电路中的功率管的通断；主电路包括移相变压器和级联的n个功率模块；n为整数，且n≥3；由于级联型变频器不是采用传统的器件串联的方式来实现高压输出，而是采用功率模块级联的方式，所以不存在由于器件串联引起的电压不均衡的问题，也不存在类似二极管嵌位电路或者是电容嵌位电路引起的直流侧分压电容电压不均衡的问题。

为了减少输入电流的谐波含量，移相变压器不仅需要有隔离，变压的作用，还需采用移相设计，以达到降低输入谐波电流的目的，对于单项有n个功率模块串联的情况下，移相变压器使得单相每个功率模块之间移相π/3n电角度，分别给n个功率模块供电，行成6n脉波的整流电路，经过整流电路的电流通过变压器折算到一次侧后仅含6nk±1次谐波，在不加滤波器的前提下，可满足电网对电流谐波失真的要求。

三角载波移相SPWM方法是一种适合于级联型高压变频器调制的方法。每个功率模块的SPWM脉冲信号由正弦调制波和三角载波比较而产生，每相的各功率模块采用同一个正弦调制波，但同一相相邻模块的三角载波之间存在一定的移相角。这就使各功率模块SPWM调制脉冲基波的幅值和相位都相同，但是调制脉冲错开一定的角度。故各功率模块的最终叠加输出电压的等效开关频率较传统方式大大提高。因此，可以在不提高开关频率的前提下，减少输出的谐波。

FPGA与DSP通信平台设计及实现

FPGA与DSP通信设计思想

在本系统中，由DSP接收键盘输入的频率等相关信息，根据VF变压变频的规律计算出电压调制度，并将输入频率和电压调制度转化为十六进制信息，发送到FPGA，由此可知，FPGA和DSP之间的数据通信是系统研究重点。DSP内部嵌有1个SPI接口，通过将DSP的系统时钟经过低速预定标器设定之后，转化为37.5M时钟，之后再经分频为1M时钟，由此时钟作为串行通信时钟，在FPGA上编写一个SPI模块，主要包括时钟模块，接收缓冲模块，这样就能实现DSP和FPGA之间的高速串行数据通信。

键盘输入与SPWM信号输出

系统中，通过键盘输入调制波频率，键盘与DSP之间通过SCI(串行通信接口)通信，每按键一次，调制波频率增加一次，通过不同的按键可以实现每次加减1赫兹或者加减10赫兹，由于要模拟的是V/F(变压变频)控制，所以控制过程中保持磁通恒定，预先设置一种V/F曲线，如图4所示，其中，输入频率即为调制波频率，输出电压与额定电压比值即为电压调制度。由于在低速的时候，定子电阻压降不能忽略，会导致磁通减小，使转矩减小，固要进行转矩补偿，即在频率低于一个值时，电压调制度不随频率降低，增加电压调制度的值，使磁通保持不变，高于转矩补偿频率的时候，电压调制度和调制波频率保持线性关系，电压调制度是根据输入的调制波频率，根据DSP中的算法，自动在DSP中计算得出，算法见公式1。

其中f为输入频率，Low_f为转折频率设置为5hz，Hig_f为最高频率50hz，V_min为转折电压设置为22V，V_max为额定电压220V。V_out为输出电压。电压调制度M＝V_out/V_max。

最后将调制波频率和电压调制度一起通过SPI发送到FPGA，实际调试过程中发现，由于SPI发送的是十六进制数值，所以又在DSP中将调制波频率和电压调制度由十进制转换成十六进制，在发送这两个数据时，发现DSP在不停的发送至FPGA，导致FPGA中产生的SPWM波形不稳定，影响了最终生成的级联电平信号的稳定性，经过思考后，发现如果每次只发送一次数据，就不会出现这种情况，最终使用按键与DSP之间的SCI中断实现了调制波频率数据稳定传输，每次按键改变调制波频率时，会触发一次SCI中断，DSP中设定在每次触发SCI中断的时候，数据会由DSP发送到FPGA中一次。最终解决了生成SPWM信号不稳定的问题。

FPGA接收到DSP发送的数据后存入到RAM中，根据FPGA中已经存储的8192个点的半个周期正弦波，调整正弦调制波波形。在生成SPWM信号时，采用单极性调制方式，如图3所示：正半周时，V1导通，V2截止，正弦调制波Ur与三角载波Uc比较，其中本系统中三角载波频率选用1KHZ。当Ur＞Uc时，V4导通，V3截止，Uo＝Ud(Ud为母线电压)；当Ur＜Uc，V4截至，D3导通续流(V3不会导通)，Uo＝0；负半周时，V1截至，V2导通，当Ur＞Uc时，V3导通，V4截至，Uo＝-Ud，当Ur＜Uc时，V3截至，D4导通续流(V4不会导通)，Uo＝0。V1和V2根据正负半周信号控制通断，V3和V4根据比较结果和正负半周控制通断。

硬件部分设计

SPI最早是有Motorola公司在其MC68HC**系列处理器上定义的，用于MCU或DSP与外围设备芯片之间提供一个低成本、易于使用的高速同步串行通信接口。SPI以主从方式工作，一股具有1个主设备和1个或多个从设备。所有的传输都参照1个共同的时钟，这个同步时钟信号由主设备(DSP)产生，从设备(FPGA)使用时钟来对串行比特流的接收进行同步化。SPI接口一股使用4个信号：串行移位时钟信号(SCLK)、数据输出信号(MOSI)、数据输入信号(MISO)、低电平有效的从使能信号线(SS)。

系统中使用DSP的SPI接口作为主设备，发送数据信号SPIDAT，发送时钟信SCLK号和片选信号SS，FPGA作为从设备从MOSI串行接收来自SPIDAT引脚的数据，当FPGA通过MOSI接收满一个16位的数据，将数据存到FPGA中已定义的16位的缓冲寄存器。FPGA接收接口如图2所示，首先DSP通过程序向DSP发送缓冲寄存器SPITXBUF写入数据，SPITXBUF将需要发送的完整数据传输给SPIDAT，当数据写到移位寄存器SPIDAT时，就会启动MOSI引脚开始发送数据。数据在SPITXBUF寄存器和SPIDAT寄存器内存放都是左对齐的，也就是从高位开始存储，SPIDAT经过每一个时钟脉冲，完成一位数据的发送或者接收，假设在时钟脉冲的上升沿时，SPIDAT将数据的最高位发送出去，然后将剩下的所有数据左移1位，待下一个上升沿的时候发出下一位数据，直到SPITXBUF中的所有数据。

软件部分设计

SPI协议下DSP串口的设置

SPI的设置实际上就是初始化其控制寄存器。包括配置控制寄存器SPICCR、工作控制寄存器SPICTL、波特率寄存器SPIBRR，以及SPI时钟使能和GPIO口。初始化工作如下：

(1)时钟配置及工作模式设置：在SPI协议下，数据传输使用的是由DSP提供的1M的时钟，首先DSP的30M晶振经过倍频之后成为150M，然后此时钟经过高速预定标寄存器和低速预定标寄存器设置，会产生75M和37.5M时钟，之后将37.5M时钟分频为1M时钟，时钟配置是指SPI在时钟脉冲的什么时刻去发送或者接收数据。SPICCR寄存器的CLOCK_POLARITY位和寄存器SPICTL的CLOCK_PHASE位决定了SPI的时钟特性，本系统使用的是CLOCK_POLARITY＝0、SPICLK没有数据发送时，SPICLK处于低电平。

(2)发送数据设置：SPI单次发送的数据长度为1到16位，系统中对配置控制寄存器SPICCR的低四位进行设置，配置为发送字长为16位，设置波特率寄存器SPIBRR低六位，使波特率为1M赫兹。

(3)接收中断设置：SPI未使用中断，由于键盘输入和DSP之间是SCI通信，系统在此处使用的是SCI接收中断，数据格式为8位数据模式，波特率设为38400bps，每当通过键盘设置输入频率时，会触发DSP的一次SCI接收中断，将接收到的数据进行处理。

DSP内部配置流程如图6所示：首先进行DSP板的初始化，包括CPU工作模式，系统时钟等的设置，然后对SPI，SCI，GPIO等进行设置，包括波特率，工作方式，IO口传输数据方式等，接着使能DSP各级中断，然后就可通过键盘设置输入数据，处理之后，发送到FPGA。DSP通过与键盘之间的SCI接口，接收键盘输入的调制波频率，理论上键盘可以设置调制波频率和载波频率到DSP中，本系统只设置了调制波频率，载波频率由FPGA中设置，不需要由DSP发送至FPGA，电压调制度由DSP中根据调制波频率和V/F曲线计算得出，由于DSP中调制波频率和电压调制度是十进制，SPI发送数据为十六进制，所以需要在DSP进行一次进制转换，最后由DSP发送到FPGA。

FPGA的编程实现

FPGA中没有SPI接口，所以通过模拟SPI的接收数据时序，在低电平接收数据，接收DSP发送来的数据。FPGA的串行通信时钟的频率为1MHz，使用DSP的系统时钟经过低速预定标器设定之后，转化为37.5MHz时钟，之后再经分频为1MHz的时钟。由于SPI是串行接口，在接收数据过程中，进行必要的串并转换，并存储到定义好的寄存器中，发送进RAM，根据FPGA中已经存储的半个周期正弦波，调整调制波波形，采用单极性调制方式，生成SPWM波形，通过在线逻辑分析仪，可发现寄存器中已接收到相应的数据。FPGA接收部分程序示例如下：

FPGA中RTL视图如图7所示。逻辑分析仪接收到数据如图8所示。

实验结果与分析

为验证本发明所提方法的有效性，搭建了一套单元级联型高压变频器装置，将移相变压器及交-直整流电路直接用独立的直流电源代替，每相由3个功率模块级联，三相共用有9个功率模块，共用9个独立电源供电，每个功率模块都由光耦隔离，将控制电路和母线电路分隔，留有相电流保护接口，可保护系统在非正常状态下紧急断电。

本系统中使用F2812将键盘输入的数据计算、处理，通过SPI发送到FPGA的RAM，通过JTAG下载将程序下载到FPGA中，可通过键盘控制调制波频率和调制度。单个功率模块四个开关调制波形如图9所示。单个功率单元逆变输出波形如图10所示。单相三单元级联逆变波形如图11所示。三相三单元级联逆变波形如图12所示。三相相电压通过键盘输入设置调制波频率和调制，图13，图14分别为调制波50HZ调制度0.9和调制波25HZ调制度0.5时的三相相电压波形。对比波形发现，通过键盘设置改变输入频率后，调制度基本随预先设置的V/F曲线变化，达到在保持磁通恒定的情况下，让电机运行，达到预期效果。

本发明针对单元级联型高压变频调速DSP与FPGA通信设计，搭建了基于DSP与FPGA通信的错位移相SPWM信号发生器，提出了使用SPI通信的方式进行数据流交换，通过键盘输入调制波频率，根据DSP内部算法，计算得出电压调制度并发送至FPGA参与错位移相SPWM信号发生器的运算。在实际的电路调试过程中，通过示波器观测数据流传输和三相相电压波形可知，系统综合调试达到预期效果，为基于DSP+FPGA的通信及级联型高压变频器调速提供了方案参考。

Claims

1.一种基于DSP与FPGA的单元级联型变频器，其特征在于，包括主电路、DSP和FPGA；

电网侧电压经过移相变压器降压，并在二次侧绕组产生移相，每个功率模块分别由移相变压器的一个二次侧绕组供电，移相变压器二次侧绕组之间相互绝缘，每个功率模块均采用三相输入整流、单相输出的交-直-交电压源型的逆变结构；每个功率模块中的逆变模块包括功率管V1~V4，功率管V1~V4分别对应带有续流二极管D1~D4，V1和V2连成第一桥臂；V3和V4连成第二桥臂；

移相变压器使得单相每个功率模块之间移相电角度；

通过键盘输入调制波频率，键盘与DSP之间通过SCI通信，每按键一次，调制波频率增加一次，通过不同的按键可以实现每次加减1赫兹或者加减10赫兹，预先设置一种V/F曲线，电压调制度和调制波频率保持线性关系，电压调制度是根据输入的调制波频率，根据DSP中的算法，自动在DSP中计算得出；调整频率即输入频率，调制度为输出电压与额定电压比值，依据所述的V/F曲线，转折频率之前电压调制度不随调整频率变化，转折频率之后，输入频率和电压调制度呈线性关系，斜率为电机磁通，为恒值；

V/F曲线的表达式如下：

；

其中f为输入频率，为转折频率，设置为5hz，为最高频率，设置为50hz，为转折电压，设置为22V，为额定电压220V；为输出电压；电压调制度；

使用按键与DSP之间的SCI中断实现调整波频率数据传输：每次按键改变调制波频率时，会触发一次SCI中断，DSP中设定在每次触发SCI中断的时候，数据会由DSP发送到FPGA中一次；

FPGA接收到DSP发送的数据后存入到RAM中，根据FPGA中已经存储的8192个点的半个周期正弦波，调整调制波波形，在生成SPWM信号时，采用单极性调制方式：正半周时，V1导通，V2截止，正弦调制波与三角载波比较，当>时，V4导通，V3截止, 输出电压=，为母线电压；当<，V4截至，D3导通续流，＝0；负半周时，V1截至，V2导通，当>时，V3导通，V4截至，＝－，当<时，V3截至，D4导通续流，＝0；V1和V2根据正负半周信号控制通断，V3和V4根据比较结果和正负半周控制通断；

FPGA的串行通信时钟的频率为1MHz；将DSP的系统时钟经过低速预定标器设定之后，转化为37.5MHz时钟，之后再经分频为1MHz时钟；

数据传送过程如下：

n=5，DSP选用TI公司的TMS320F2812芯片，FPGA选用Altera公司的Cyclong II系列的EP2C8Q208C8芯片；

FPGA中没有SPI接口，所以通过模拟SPI的接收数据时序，在低电平接收数据，接收DSP发送来的数据;由于SPI是串行接口，在接收数据过程中，进行必要的串并转换，并存储到定义好的寄存器中，发送进RAM，根据FPGA中已经存储的半个周期正弦波，调整调制波波形，采用单极性调制方式，生成SPWM波形；

FPGA接收到DSP发送的数据后存入到RAM中，根据FPGA中已经存储的8192个点的半个周期正弦波，调整调制波波形，在生成SPWM信号时，采用单极性调制方式：正半周时，V1导通，V2截止，正弦调制波与三角载波比较，三角载波频率为1K赫兹，当>时，V4导通，V3截止, 输出电压=，为母线电压，母线电压即为整流滤波后的直流电压，即逆变器的供电电压，或者说电容处的电压；当<，V4截至，D3导通续流，＝0；负半周时，V1截至，V2导通，当>时，V3导通，V4截至，＝－，当<时，V3截至，D4导通续流，V4不会导通，＝0；V1和V2根据正负半周信号控制通断，V3和V4根据比较结果和正负半周控制通断；

SPI协议下DSP串口的设置：

SPI的设置实际上就是初始化其控制寄存器；包括配置控制寄存器SPICCR、工作控制寄存器SPICTL、波特率寄存器SPIBRR，以及SPI时钟使能和GPIO口；初始化工作如下：

（1）时钟配置及工作模式设置：在SPI协议下，数据传输使用的是由DSP提供的1M的时钟，首先DSP的30M晶振经过倍频之后成为150M，然后此时钟经过高速预定标寄存器和低速预定标寄存器设置，会产生75M和37.5M时钟，之后将37.5M时钟分频为1M时钟，时钟配置是指SPI在时钟脉冲的什么时刻去发送或者接收数据；SPICCR寄存器的CLOCK_POLARITY位和寄存器SPICTL的CLOCK_PHASE位决定了SPI的时钟特性，本系统使用的是CLOCK_POLARITY=0、SPICLK没有数据发送时，SPICLK处于低电平；

（2）发送数据设置：SPI单次发送的数据长度为1到16位，系统中对配置控制寄存器SPICCR的低四位进行设置，配置为发送字长为16位，设置波特率寄存器SPIBRR低六位，使波特率为1M赫兹；

（3）接收中断设置： SPI未使用中断，由于键盘输入和DSP之间是SCI通信，系统在此处使用的是SCI接收中断，数据格式为8位数据模式，波特率设为38400bps，每当通过键盘设置输入频率时，会触发DSP的一次SCI接收中断，将接收到的数据进行处理。