CN106329946A - 一种可控硅同步触发电路以及变频器 - Google Patents

一种可控硅同步触发电路以及变频器 Download PDF

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Abstract

本发明属于整流电路技术领域，提供了一种可控硅同步触发电路以及变频器。本发明通过采用包括低压同步信号生成模块、基准电压模块、同步信号生成模块、脉冲驱动模块、脉冲信号生成模块以及可控硅驱动模块的可控硅同步触发电路，低压同步信号生成模块以及基准电压模块产生的信号驱动同步信号生成模块输出第一电网同步信号或第二电网同步信号，脉冲信号生成模块根据脉冲驱动模块的脉冲驱动信号以及第一电网同步信号或者第二电网同步信号驱动可控硅驱动模块控制可控硅在交流电网电压从负半周到正半周的过零点导通或者在交流电网电压从正半周到负半周的过零点关断，解决现有的可控硅触发电路存在的驱动电路复杂、功耗大、硬件成本高以及体积大的问题。

Description

一种可控硅同步触发电路以及变频器
技术领域
本发明属于可控硅控制技术领域，尤其涉及一种可控硅同步触发电路以及变频器。
背景技术
在中大功率通用交-直-交变频器中，为避免上电时过大的冲击电流损坏整流模块，一般需要在变频器中设置上电缓冲装置。上电缓冲装置主要分为接触器控制方式和可控硅控制方式。其中可控硅控制方式具有耐冲击，寿命长的优势。
目前，可控硅触发电路主要分为直流电源直接驱动方式和脉冲变压器驱动方式。其中，直流电源直接驱动方式由主控电路检测到母线电压高过欠压值时，发出驱动信号经光耦隔离控制驱动电源加载至可控硅的门极和阴极之间，以使可控硅持续导通。脉冲变压器驱动方式同样由控制电路发出驱动控制信号给脉冲发生器电路，由脉冲发生器输出脉冲信号，经脉冲变压器隔离送到可控硅的门极和阴极之间，使可控硅持续导通。
然而，直流电源直接驱动方式存在驱动电源功耗大的问题，特别对大功率可控硅，需要更大的驱动电流来触发；而脉冲变压器驱动方式则存在电路复杂，变压器成本高、体积大的缺点。
因此，现有的可控硅触发电路存在驱动电路复杂、功耗大、硬件成本高以及体积大的问题。
发明内容
本发明的目的在于提供一种可控硅同步触发电路，旨在解决现有的可控硅触发电路存在的驱动电路复杂、功耗大、硬件成本高以及体积大的问题。
本发明是这样实现的，一种可控硅触发电路，包括用于实现电压钳位的钳位保护模块，所述可控硅同步触发电路与交流电网连接，用于驱动可控硅，所述可控硅同步触发电路还包括：
低压同步信号生成模块，与所述交流电网连接，用于根据所接入的交流电生成相应的低压同步信号；
基准电压模块，用于输出基准电压信号；
同步信号生成模块，与所述钳位保护模块、所述低压电网信号模块以及所述基准电压模块连接，用于根据所述低压同步信号和所述基准电压信号输出第一电网同步信号或者第二电网同步信号；
脉冲驱动模块，用于输出脉冲驱动信号；
脉冲信号生成模块，与所述同步信号生成模块和所述脉冲驱动模块连接，用于根据所述第一电网同步信号和所述脉冲驱动信号输出相应的第一脉冲信号，或者根据所述第二电网同步信号和所述脉冲驱动信号输出相应的第二脉冲信号；
可控硅驱动模块，与脉冲信号生成模块连接，用于当接收到所述第一脉冲信号时，根据所述第一脉冲信号输出可控硅驱动信号以驱动所述可控硅在第一过零电压点导通；当接收到所述第二脉冲信号时，根据所述第二脉冲信号停止输出所述可控硅驱动信号驱动所述可控硅在第二过零电压点关断；所述第一过零电压点为所述交流电网电压从负半周到正半周的过零点，所述第二过零电压点为所述交流电网电压从正半周到负半周的过零点。
本发明的另一目的还在于提供一种变频器，所述变频器包括整流电路，所述整流电路包括可控硅以及上电缓冲装置，所述上电缓冲装置包括所述可控硅同步触发电路。
本发明通过采用包括低压同步信号生成模块、基准电压模块、同步信号生成模块、脉冲驱动模块、脉冲信号生成模块以及可控硅驱动模块的可控硅同步触发电路，低压同步信号生成模块以及基准电压模块产生的信号驱动同步信号生成模块输出第一电网同步信号或第二电网同步信号，脉冲信号生成模块根据脉冲驱动模块的脉冲驱动信号以及第一电网同步信号或者第二电网同步信号驱动可控硅驱动模块控制可控硅在交流电网电压从负半周到正半周的过零点导通或者在交流电网电压从正半周到负半周的过零点关断，解决现有的可控硅触发电路存在的驱动电路复杂、功耗大、硬件成本高以及体积大的问题。
附图说明
图1是本发明实施例所提供的可控硅同步触发电路的结构图；
图2是本发明第一实施例所提供的可控硅同步触发电路的示例电路结构图；
图3是本发明第一实施例所提供的可控硅同步触发电路的另一种示例电路结构图；
图4是本发明第二实施例所提供的可控硅同步触发电路的示例电路结构图；
图5是本发明第二实施例所提供的可控硅同步触发电路的另一种示例电路结构图；
图6是本发明第三实施例所提供的可控硅同步触发电路的示例电路结构图；
图7是本发明第三实施例所提供的可控硅同步触发电路的另一种示例电路结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本发明实施例通过采用包括低压同步信号生成模块、基准电压模块、同步信号生成模块、脉冲驱动模块、脉冲信号生成模块以及可控硅驱动模块的可控硅同步触发电路，低压同步信号生成模块以及基准电压模块产生的信号驱动同步信号生成模块输出第一电网同步信号或第二电网同步信号，脉冲信号生成模块根据脉冲驱动模块的脉冲驱动信号以及第一电网同步信号或者第二电网同步信号驱动可控硅驱动模块控制可控硅在交流电网电压从负半周到正半周的过零点导通或者在交流电网电压从正半周到负半周的过零点关断，解决现有的可控硅触发电路存在的驱动电路复杂、功耗大、硬件成本高以及体积大的问题。
图1示出了本发明实施例所提供的可控硅同步触发电路的结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
可控硅同步触发电路包括用于实现电压钳位的钳位保护模块900，所述可控硅同步触发电路与交流电网100连接，其用于驱动可控硅800，可控硅同步触发电路还包括：
低压同步信号生成模块200、基准电压模块300、同步信号生成模块400、脉冲驱动模块500、脉冲信号生成模块600以及可控硅驱动模块700。
低压同步信号生成模块200与交流电网100连接，且用于根据所接入的交流电生成相应的低压同步信号。
基准电压模块300用于输出基准电压信号。
同步信号生成模块400与所述钳位保护模块900、低压电网信号模块200以及基准电压模块300连接，且用于根据低压同步信号和基准电压信号输出第一电网同步信号或者第二电网同步信号。
脉冲驱动模块500用于输出脉冲驱动信号。
脉冲信号生成模块600与同步信号生成模块400和脉冲驱动模块500连接，且用于根据第一电网同步信号和脉冲驱动信号输出相应的第一脉冲信号，或者根据第二电网同步信号和脉冲驱动信号输出相应的第二脉冲信号。
可控硅驱动模块700与脉冲信号生成模块600连接，且用于当接收到第一脉冲信号时，根据第一脉冲信号输出可控硅驱动信号以驱动可控硅800在第一过零电压点导通；当接收到第二脉冲信号时，根据第二脉冲信号停止输出可控硅驱动信号驱动可控硅800在第二过零电压点关断；第一过零电压点为交流电网100电压从负半周到正半周的过零点，第二过零电压点为交流电网100电压从正半周到负半周的过零点。
其中，低压同步信号生成模块200包括一个或多个与交流电网100连接的分压单元，同步信号生成模块400包括一个或多个比较单元，脉冲信号生成模块600包括一个或多个逻辑处理单元，可控硅驱动模块700包括一个或多个驱动单元；当交流电网100为单相交流电网时，分压单元、比较单元、逻辑处理单元以及驱动单元的个数均为两个，当交流电网100为多相交流电网时，分压单元、比较单元、逻辑处理单元以及驱动单元的个数均与交流电网100的交流电压相数一致；分压单元依次经过比较单元以及逻辑处理单元与驱动单元相连接；分压单元根据所接入的交流电向比较单元输出低压同步信号，比较单元根据低压同步信号和基准电压信号向逻辑处理单元输出第一电网同步信号或者第二电网同步信号，逻辑处理单元根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向驱动单元输出第一脉冲信号或者第二脉冲信号。
以下结合具体实施例对上述的可控硅同步触发电路的具体实现进行详细描述：
实施例一：
图2示出了本发明第一实施例所提供的对应图1所示的可控硅同步触发电路的示例电路结构，为了便于说明，仅示出了与本发明第一实施例相关的部分，详述如下：
作为本发明一实施例，当交流电网100为单相交流电网时，低压同步信号生成模块200包括分别与单相交流电网100的火线UA和零线N连接的第一分压单元201和第二分压单元202，同步信号生成模块400包括第一比较单元401和第二比较单元402，脉冲信号生成模块600包括第一逻辑处理单元601和第二逻辑处理单元602，可控硅驱动模块700包括第一驱动单元701和第二驱动单元702；第一分压单元201依次经过第一比较单元401以及第一逻辑处理单元601与第一驱动单元701相连接，第二分压单元202依次经过第二比较单元402以及第二逻辑处理单元602与第二驱动单元702相连接。
第一分压单元201根据所接入的交流电向第一比较单元401输出低压同步信号，第一比较单元401根据低压同步信号和基准电压信号向第一逻辑处理单元601输出第一电网同步信号或者第二电网同步信号，第一逻辑处理单元601根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第一驱动单元701输出第一脉冲信号或者第二脉冲信号；第二分压单元202根据所接入的交流电向第二比较单元402输出低压同步信号，第二比较单元402根据低压同步信号和基准电压信号向第二逻辑处理单元602输出第一电网同步信号或者第二电网同步信号，第二逻辑处理单元602根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第二驱动单元702输出第一脉冲信号或者第二脉冲信号。
作为本发明一实施例，第一分压单元201包括第一电阻R1和第二电阻R2，第一电阻R1的第一端与单相交流电网100的火线UA连接，第一电阻R1的第二端与第二电阻R2的第一端共接于第一比较单元401的第一输入端，第二电阻R2的第二端与+10V直流电源连接；第二分压单元202包括第十电阻R10和第十一电阻R11，第十电阻R10的第一端与单相交流电网100的零线N连接，第十电阻R10的第二端与第十一电阻R11的第一端共接于第二比较单元402的第一输入端，第十一电阻R11的第二端与+10V直流电源连接；其中，第一电阻R1和第十电阻R10可以取大阻值高耐压电阻或多只电阻串联，第二电阻R2和第十一电阻R11取小阻值电阻。
作为本发明一实施例，第一比较单元401包括第一比较器COMP1和第三电阻R3，第一比较器COMP1的正向输入端与第一电阻R1的第二端以及第二电阻R2的第一端连接，第一比较器COMP1的反向输入端接入基准电压信号，第一比较器COMP1的输出端与第三电阻R3的第二端共接于第一逻辑处理单元501，第三电阻R3的第一端与+10V直流电源连接；第二比较单元402包括第二比较器COMP2和第十二电阻R12，第二比较器COMP2的正向输入端与第十电阻R10的第二端以及第十一电阻R11的第一端连接，第二比较器COMP2的反向输入端接入基准电压信号，第二比较器COMP2的输出端与第十二电阻R12的第二端共接于第二逻辑处理单元502，第十二电阻R12的第一端与+10V直流电源连接。
作为本发明一实施例，第一逻辑处理单元601包括第一与非门U1，第一与非门U1的第一输入端与第一比较器的输出端以及第三电阻R3的第二端连接，第一与非门U1的第二输入端接入脉冲驱动信号，第一与非门U1的输出端与第一驱动单元701连接；第二逻辑处理单元602包括第三与非门U3，第三与非门U3的第一输入端与第二比较器的输出端以及第十二电阻R12的第二端连接，第三与非门U3的第二输入端接入脉冲驱动信号，第三与非门U3的输出端与第二驱动单元702连接。
作为本发明一实施例，第一驱动单元701包括第四电阻R4、第五电阻R5以及第一PMOS功率管Q1，第四电阻R4的第一端与第一与非门U1的输出端连接，第四电阻R4的第二端与第五电阻R5的第二端共接于第一PMOS功率管Q1的栅极，第五电阻R5的第一端与第一PMOS功率管Q1的源极共接于+10V直流电源，第一PMOS功率管Q1的漏极连接可控硅801；第二驱动单元702包括第十三电阻R13、第十四电阻R14以及第二PMOS功率管Q2，第十三电阻R13的第一端与第三与非门U3的输出端连接，第十三电阻R13的第二端与第十四电阻R14的第二端共接于第二PMOS功率管Q2的栅极，第十四电阻R14的第一端与第二PMOS功率管Q2的源极共接于+10V直流电源，第二PMOS功率管Q2的漏极连接可控硅802。
作为本发明一实施例，基准电压模块300包括第六电阻R6和第七电阻R7，第六电阻R6的第一端与+10V直流电源相连接，第六电阻R6的第二端和第七电阻R7的第一端共接于同步信号生成模块400，第七电阻R7的第二端接地。
作为本发明一实施例，脉冲驱动模块500包括第一电容C1、第二与非门U2、第八电阻R8、第九电阻R9、第一二极管D1以及第二二极管D2；第二门与非U2的第一输入端和第二输入端、第八电阻R8的第一端以及第九电阻R9的第一端共接于第一电容C1的第一端，第一电容C1的第二端接地；第八电阻R8的第二端与第一二极管D1的正极连接，第九电阻R9的第二端与第二二极管D2的负极连接，第一二极管D1的负极、第二二极管D2的正极以及第二与非门U2的输出端共接于脉冲信号生成模块600；其中，第八电阻R8以及第九电阻R9可以是可调电阻，通过调节第八电阻R8和/或第九电阻R9的阻值可调整方波信号的频率及占空比。
作为本发明一实施例，钳位保护模块900包括第一钳位保护单元和第二钳位保护单元，第一钳位单元901与第一分压单元201共接于第一比较单元401，第二钳位单元902与第二分压单元202共接于第二比较单元402。
以下结合工作原理对上述的可控硅同步触发电路作进一步说明：
第一分压单元201与单相交流电网100的火线UA连接，单相交流电网100的火线UA的电压经第一电阻R1和第二电阻R2分压转为低压同步信号输入第一比较单元401；基准电压模块300与第一比较单元401连接，10V直流电源经第六电阻R6和第七电阻R7分压转为低于10V的基准电压信号后输入第一比较单元401；当单相交流电网100的电压从负半周到正半周的过零点，低压同步信号高于基准电压信号，第一比较器COMP1的输出翻转为高电平并输送至第一逻辑处理单元601的第一与非门U1，第一与非门U1结合脉冲驱动模块500输出的脉冲驱动信号以及高电平做与非处理，从第一与非门U1输出第一脉冲信号经第一驱动单元701的第四电阻R4到第一PMOS功率管Q1栅极，经第一PMOS功率管Q1做功率放大后输出可控硅驱动信号驱动对应单相交流电网100的可控硅801，使其在第一过零电压点导通；当单相交流电网100火线UA的电压从正半周到负半周的过零点，低压同步信号低于基准电压信号，第一比较器COMP1的输出翻转为低电平并输送至第一逻辑处理单元601的第一与非门U1，第一与非门U1结合脉冲驱动模块500输出的脉冲驱动信号以及低电平做与非处理，从第一与非门U1输出第二脉冲信号经第一驱动单元701的第四电阻R4到第一PMOS功率管Q1栅极，第一PMOS功率管Q1停止输出可控硅驱动信号驱动对应单相交流电网100的火线UA的可控硅801在第二过零电压点关断。
本实施例所提供的单相交流电网100的零线N与对应单元间的工作原理与本发明实施例所提供的单相交流电网100的火线UA与对应单元间的工作原理相同，因此不再赘述。
图3示出了本发明第一实施例所提供的可控硅同步触发电路的另一种示例电路结构，为了便于说明，仅示出了与本发明第一实施例相关的部分，详述如下：
作为本发明一实施例，第一驱动单元701以及第二驱动单元702分别还包括用于限流的第二十电阻R20以及第二十一电阻R21，第二十电阻R20以及第二十一电阻R21的第一端分别与第一PMOS功率管Q1以及第二PMOS功率管Q2的漏极连接，第二十电阻R20以及第二十一电阻R21的第二端分别与可控硅801以及可控硅802连接。
作为本发明一实施例，基准电压模块300还包括用于滤波的第二电容C2，第二电容C2第一端与第六电阻R6的第二端以及第七电阻R7的第一端共接于同步信号生成模块400，第二电容C2第二端与第七电阻R7的第二端共接于地。
实施例二：
图4示出了本发明第二实施例所提供对应图1所示的可控硅同步触发电路的示例电路结构，为了便于说明，仅示出了与本发明第二实施例相关的部分，详述如下：
作为本发明一实施例，当交流电网100为两相交流电网时，交流电网100输出第一相交流电UA以及第二相交流电UB，低压同步信号生成模块200包括分别与第一相交流电UA以及第二相交流电UB连接的第一分压单元201以及第二分压单元202，同步信号生成模块400包括第一比较单元401以及第二比较单元402，脉冲信号生成模块600包括第一逻辑处理单元601以及第二逻辑处理单元602，可控硅驱动模块700包括第一驱动单元701以及第二驱动单元702；第一分压单元201依次经过第一比较单元401以及第一逻辑处理单元601与第一驱动单元701相连接，第二分压单元202依次经过第二比较单元402以及第二逻辑处理单元602与第二驱动单元702相连接。
第一分压单元201根据所接入的交流电向第一比较单元401输出低压同步信号，第一比较单元401根据低压同步信号和基准电压信号向第一逻辑处理单元601输出第一电网同步信号或者第二电网同步信号，第一逻辑处理单元601根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第一驱动单元701输出第一脉冲信号或者第二脉冲信号；第二分压单元202根据所接入的交流电向第二比较单元402输出低压同步信号，第二比较单元402根据低压同步信号和基准电压信号向第二逻辑处理单元602输出第一电网同步信号或者第二电网同步信号，第二逻辑处理单元602根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第二驱动单元702输出第一脉冲信号或者第二脉冲信号。
本实施例所提供的第一分压单元201、第一比较单元401、第一逻辑处理单元501以及第一驱动单元701的内部结构与本发明第一实施例所提供的第一分压单元201、第一比较单元401、第一逻辑处理单元501以及第一驱动单元701的内部结构对应相同；本实施例所提供的第二分压单元202、第二比较单元402、第二逻辑处理单元502以及第二驱动单元702的内部结构与本发明第一实施例所提供的第二分压单元202、第二比较单元402、第二逻辑处理单元502以及第二驱动单元702的内部结构对应相同；因此不再赘述。
本实施例所提供的基准电压模块300以及脉冲驱动模块500的内部结构与本发明第一实施例所提供的基准电压模块300以及脉冲驱动模块500的内部结构对应相同，因此不再赘述。
本实施例所提供的钳位保护模块900的内部结构与本发明第一实施例所提供的钳位保护模块900的内部结构对应相同，因此不再赘述。
本实施例所提供的第一相交流电UA以及第二相交流电UB与对应单元间的工作原理与本发明第一实施例所提供的交流电网第一相100的火线UA以及零线N与对应单元间的工作原理相同，因此不再赘述。
图5示出了本发明第二实施例所提供的可控硅同步触发电路的另一种示例电路结构，为了便于说明，仅示出了与本发明第二实施例相关的部分，详述如下：
作为本发明一实施例，第一驱动单元701以及第二驱动单元702分别还包括用于限流的第二十电阻R20以及第二十一电阻R21，本实施例所提供的第一驱动单元701以及第二驱动单元702的内部结构与本发明第一实施例所提供的另一种示例电路结构的第一驱动单元701以及第二驱动单元702的内部结构对应相同，因此不再赘述。
作为本发明一实施例，基准电压模块300还包括用于滤波的第二电容C2。本实施例所提供的基准电压模块300的内部结构与本发明第一实施例所提供的基准电压模块300的内部结构对应相同，因此不再赘述。
实施例三：
图6示出了本发明第三实施例所提供对应图1所示的可控硅同步触发电路的示例电路结构，为了便于说明，仅示出了与本发明第三实施例相关的部分，详述如下：
作为本发明一实施例，当交流电网100为三相交流电网时，交流电网100输出第一相交流电UA、第二相交流电UB以及第三相交流电UC，低压同步信号生成模块200包括三个分别与第一相交流电UA、第二相交流电UB以及第三相交流电UC连接的第一分压单元201、第二分压单元202以及第三分压单元203，同步信号生成模块400包括第一比较单元401、第二比较单元402以及第三比较单元403，脉冲信号生成模块600包括第一逻辑处理单元601、第二逻辑处理单元602以及第三逻辑处理单元603，可控硅驱动模块700包括第一驱动单元701、第二驱动单元702以及第三驱动单元703；第一分压单元201依次经过第一比较单元401以及第一逻辑处理单元601与第一驱动单元701相连接，第二分压单元202依次经过第二比较单元402以及第二逻辑处理单元602与第二驱动单元702相连接，第三分压单元203依次经过第三比较单元403以及第三逻辑处理单元603与第三驱动单元703相连接。
第一分压单元201根据所接入的交流电向第一比较单元401输出低压同步信号，第一比较单元401根据低压同步信号和基准电压信号向第一逻辑处理单元601输出第一电网同步信号或者第二电网同步信号，第一逻辑处理单元601根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第一驱动单元701输出第一脉冲信号或者第二脉冲信号；第二分压单元202根据所接入的交流电向第二比较单元402输出低压同步信号，第二比较单元402根据低压同步信号和基准电压信号向第二逻辑处理单元602输出第一电网同步信号或者第二电网同步信号，第二逻辑处理单元602根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第二驱动单元702输出第一脉冲信号或者第二脉冲信号；第三分压单元203根据所接入的交流电向第三比较单元403输出低压同步信号，第三比较单元403根据低压同步信号和基准电压信号向第三逻辑处理单元603输出第一电网同步信号或者第二电网同步信号，第三逻辑处理单元603根据脉冲驱动信号以及第一电网同步信号或者第二电网同步信号向第三驱动单元703输出第一脉冲信号或者第二脉冲信号。
本实施例所提供的第一分压单元201、第一比较单元401、第一逻辑处理单元501以及第一驱动单元701的内部结构与本发明第二实施例所提供的第一分压单元201、第一比较单元401、第一逻辑处理单元501以及第一驱动单元701的内部结构对应相同；本实施例所提供的第二分压单元202、第二比较单元402、第二逻辑处理单元502以及第二驱动单元702的内部结构与本发明第二实施例所提供的第二分压单元202、第二比较单元402、第二逻辑处理单元502以及第二驱动单元702的内部结构对应相同；因此不再赘述。
作为本发明一实施例，第三分压单元203包括第十五电阻R15和第十六电阻R16，第十五电阻R15的第一端与第三相交流电UC连接，第十五电阻R15的第二端与第十六电阻R16的第一端共接于第三比较单元403的第一输入端，第十六电阻R16的第二端与+10V直流电源连接；其中，第十五电阻R15可以是大阻值的高耐压电阻或多个电阻串联，第十六电阻R16可以是小阻值电阻。
作为本发明一实施例，第三比较单元403包括第三比较器COMP3和第十七电阻R17，第三比较器COMP3的正向输入端与第十五电阻R15的第二端以及第十六电阻R16的第一端连接，第三比较器COMP3的反向输入端接入基准电压信号，第三比较器COMP3的输出端与第十七电阻R17的第二端共接于第三逻辑处理单元503，第十七电阻R17的第一端与+10V直流电源连接。
作为本发明一实施例，第三逻辑处理单元603包括第四与非门U4，第四与非门U4的第一输入端与第三比较器的输出端以及第十七电阻R17的第二端连接，第四与非门U4的第二输入端接入脉冲驱动信号，第四与非门U4的输出端与第三驱动单元703连接。
作为本发明一实施例，第三驱动单元703包括第十八电阻R18、第十九电阻R19以及第三PMOS功率管Q3，第十八电阻R18的第一端与第四与非门U4的输出端连接，第十八电阻R18的第二端与第十九电阻R19的第二端共接于第三PMOS功率管Q3的栅极，第十九电阻R19的第一端与第三PMOS功率管Q3的源极共接于+10V直流电源，第三PMOS功率管Q3的漏极连接可控硅803。
本实施例所提供的基准电压模块300以及脉冲驱动模块500的内部结构与本发明第一实施例所提供的基准电压模块300以及脉冲驱动模块500的内部结构对应相同，因此不再赘述。
作为本发明一实施例，钳位保护模块900包括第一钳位保护单元、第二钳位保护单元以及第三钳位保护单元，第一钳位单元901与第一分压单元201共接于第一比较单元401，第二钳位单元902与第二分压单元202共接于第二比较单元402，第三钳位单元903与第三分压单元203共接于第三比较单元403。
本实施例所提供的第一相交流电UA、第二相交流电UB以及第三相交流电UC与对应单元间的工作原理与本发明第二实施例所提供的第一相交流电UA与对应单元间的工作原理相同，因此不再赘述。
图7示出了本发明第三实施例所提供的可控硅同步触发电路的另一种示例电路结构，为了便于说明，仅示出了与本发明第三实施例相关的部分，详述如下：
作为本发明一实施例，第一驱动单元701、第二驱动单元702以及第三驱动单元703分别还包括用于限流的第二十电阻R20、第二十一电阻R21以及第二十二电阻R22；其中，第二十二电阻R22的第一端与第三PMOS功率管Q3的漏极连接，第二十二电阻R22的第二端与可控硅803连接；本实施例所提供的第一驱动单元701、第二驱动单元702的内部结构与本发明第一实施例所提供的另一种示例电路结构的第一驱动单元701以及第二驱动单元702的内部结构对应相同，因此不再赘述。
作为本发明一实施例，基准电压模块300还包括用于滤波的第二电容C2。本实施例所提供的基准电压模块300的内部结构与本发明第一实施例所提供的基准电压模块300的内部结构对应相同，因此不再赘述。
本发明实施例通过采用包括低压同步信号生成模块、基准电压模块、同步信号生成模块、脉冲驱动模块、脉冲信号生成模块以及可控硅驱动模块的可控硅同步触发电路，低压同步信号生成模块以及基准电压模块产生的信号驱动同步信号生成模块输出第一电网同步信号或第二电网同步信号，脉冲信号生成模块根据脉冲驱动模块的脉冲驱动信号以及第一电网同步信号或者第二电网同步信号驱动可控硅驱动模块控制可控硅在交流电网电压从负半周到正半周的过零点导通或者在交流电网电压从正半周到负半周的过零点关断，解决现有的可控硅触发电路存在的驱动电路复杂、功耗大、硬件成本高以及体积大的问题。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种可控硅同步触发电路，包括用于实现电压钳位的钳位保护模块，所述可控硅同步触发电路与交流电网连接，用于驱动可控硅，其特征在于，所述可控硅同步触发电路还包括：
低压同步信号生成模块，与所述交流电网连接，用于根据所接入的交流电生成相应的低压同步信号；
基准电压模块，用于输出基准电压信号；
同步信号生成模块，与所述钳位保护模块、所述低压电网信号模块以及所述基准电压模块连接，用于根据所述低压同步信号和所述基准电压信号输出第一电网同步信号或者第二电网同步信号；
脉冲驱动模块，用于输出脉冲驱动信号；
脉冲信号生成模块，与所述同步信号生成模块和所述脉冲驱动模块连接，用于根据所述第一电网同步信号和所述脉冲驱动信号输出相应的第一脉冲信号，或者根据所述第二电网同步信号和所述脉冲驱动信号输出相应的第二脉冲信号；
可控硅驱动模块，与脉冲信号生成模块连接，用于当接收到所述第一脉冲信号时，根据所述第一脉冲信号输出可控硅驱动信号以驱动所述可控硅在第一过零电压点导通；当接收到所述第二脉冲信号时，根据所述第二脉冲信号停止输出所述可控硅驱动信号驱动所述可控硅在第二过零电压点关断；所述第一过零电压点为所述交流电从负半周过渡到正半周的电压零点，所述第二过零电压点为所述交流电从正半周到负半周的电压零点。
2.如权利要求1所述的可控硅同步触发电路，其特征在于，所述低压同步信号生成模块包括一个或多个与所述交流电网连接的分压单元，所述同步信号
生成模块包括一个或多个比较单元，所述脉冲信号生成模块包括一个或多个逻辑处理单元，所述可控硅驱动模块包括一个或多个驱动单元；
所述分压单元、所述比较单元、所述逻辑处理单元以及所述驱动单元的个数均与所述交流电网的交流电压相数一致；所述分压单元依次经过所述比较单元以及所述逻辑处理单元与所述驱动单元相连接；
所述分压单元根据所接入的交流电向所述比较单元输出所述低压同步信号，所述比较单元根据所述低压同步信号和所述基准电压信号向所述逻辑处理单元输出所述第一电网同步信号或者所述第二电网同步信号，所述逻辑处理单元根据所述脉冲驱动信号以及所述第一电网同步信号或者所述第二电网同步信号向所述驱动单元输出所述第一脉冲信号或者所述第二脉冲信号。
3.如权利要求2所述的可控硅同步触发电路，其特征在于，所述分压单元包括第一电阻R1和第二电阻R2，所述第一电阻R1的第一端与所述交流电网连接，所述第一电阻R1的第二端与所述第二电阻R2的第一端共接于所述比较单元的第一输入端，所述第二电阻R2的第二端与+10V直流电源连接。
4.如权利要求3所述的可控硅同步触发电路，其特征在于，所述比较单元包括第一比较器和第三电阻R3，所述第一比较器的正向输入端与所述第一电阻R1的第二端以及所述第二电阻R2的第一端连接，所述第一比较器的反向输入端接入所述基准电压信号，所述第一比较器的输出端与所述第三电阻R3的第二端共接于所述逻辑处理单元，所述第三电阻R3的第一端与+10V直流电源连接。
5.如权利要求4所述的可控硅同步触发电路，其特征在于，所述逻辑处理单元包括第一与非门U1，所述第一与非门U1的第一输入端与所述第一比较器的输出端以及所述第三电阻R3的第二端连接，所述第一与非门U1的第二输入端接入所述脉冲驱动信号，所述第一与非门U1的输出端与所述驱动单元连接。
6.如权利要求5所述的可控硅同步触发电路，其特征在于，所述驱动单元包括第四电阻R4、第五电阻R5以及第一PMOS功率管，所述第四电阻R4的第一端与所述第一与非门U1的输出端连接，所述第四电阻R4的第二端与所述第五电阻R5的第二端共接于所述第一PMOS功率管的栅极，所述第五电阻R5的第一端与所述第一PMOS功率管的源极共接于+10V直流电源，所述第一PMOS功率管的漏极连接所述可控硅。
7.如权利要求1所述的可控硅同步触发电路，其特征在于，所述基准电压模块包括第六电阻R6和第七电阻R7，所述第六电阻R6的第一端与+10V直流电源相连接，所述第六电阻R6的第二端和所述第七电阻R7的第一端共接于所述同步信号生成模块，所述第七电阻R7的第二端接地。
8.如权利要求1所述的可控硅同步触发电路，其特征在于，所述脉冲驱动模块包括第一电容C1、第二与非门U2、第八电阻R8、第九电阻R9、第一二极管D1以及第二二极管D2；
所述第二门与非U2的第一输入端和第二输入端、所述第八电阻R8的第一端以及所述第九电阻R9的第一端共接于所述第一电容C1的第一端，所述第一电容C1的第二端接地；所述第八电阻R8的第二端与所述第一二极管D1的正极连接，所述第九电阻R9的第二端与所述第二二极管D2的负极连接，所述第一二极管D1的负极、所述第二二极管D2的正极以及所述第二与非门U2的输出端共接于所述脉冲信号生成模块。
9.一种变频器，所述变频器包括整流电路，所述整流电路包括可控硅以及上电缓冲装置，其特征在于，所述上电缓冲装置包括如权利要求1～8任一项所述的可控硅同步触发电路。
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