CN104465775B - 基于陷阱产生机制的双漏区半导体器件其制造方法及应用 - Google Patents
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Abstract
本发明公开了一种基于陷阱产生机制的双漏区半导体器件其制造方法及应用，衬底区上中间设有电学悬浮掺杂区，同时衬底区上两侧均设有漏端掺杂区，电学悬浮掺杂区和漏端掺杂区中间为导电沟道区域，栅绝缘介质层覆盖在电学悬浮掺杂区和陷阱层之上，栅绝缘介质层上两侧分别设有栅端金属电极层，两个栅端金属电极层之间设有绝缘隔离层，漏端掺杂区上设有漏端金属电极层，漏端掺杂区分别使用隔离氧化区与旁边区域隔离，在漏端掺杂区的隔离氧化区另一侧设有衬底电极处，其上为衬底金属电极层。本发明中的器件结构，和传统的CMOS工艺有很好的兼容性。
Description
技术领域
本发明涉及一种半导体器件，具体地说，涉及一种基于陷阱产生机制的双漏区半导体器件其制造方法及应用。
背景技术
集成电路的发展，对低功耗器件的要求越来越高。传统半导体器件的工作原理基本上以扩散和漂移为主要的载流子传输机制，因此器件的工作电流较大，这也导致了较大的功耗。随着半导体器件的尺寸的越来越小，各种泄漏电流变得越来越大，因此目前在半导体器件低功耗方面的器件研究领域主要集中在降低器件的动态以及静态泄漏电流方面。
随着需要具有超低功耗的半导体器件的生物芯片以及具有特殊应用的芯片的未来的发展，目前的传统低功耗器件受制于载流子输运机制的限制，因此并不适合在这些领域的应用。超低功耗的器件的主要的实现途径之一即为使得半导体器件具有极低的工作电流。因此，如何使得半导体器件具有极低工作电流问题已经成为了本领域普通技术人员努力的方向。
发明内容
为了克服现有技术中存在的缺陷，本发明提供一种基于陷阱产生机制的双漏区半导体器件其制造方法及应用，用于实现对超低的输出电流进行控制，可实现极低的输出工作电流，并且对这种超低输出电流进行控制。本发明的基本原理为半导体中深能级陷阱的产生载流子的作用可引发一个极低电流的物理机制，通过栅电压和漏电压的变化来实现对器件超低电流的控制。本器件结构中采用双漏区的作用在于加强对器件电学悬浮掺杂区中载流子的抽取及注入效率，使得电学悬浮掺杂区来改变沟道的电子或空穴受到的横向电压差更加快速以及有效，从而使得器件更好的控制陷阱层中基于陷阱作用而产生的漏端极低输出电流。
本器件具有两种导电类型结构：P型衬底时漏端输出电流为电子电流，称为电子导电型；N型衬底时漏端输出电流为空穴导电电流，这种类型称为空穴导电型。其技术方案如下：
一种基于陷阱产生机制的双漏区半导体器件，衬底区1上中间设有电学悬浮掺杂区3，同时衬底区1上两侧均设有漏端掺杂区4，电学悬浮掺杂区3和漏端掺杂区4中间为导电沟道区域，栅绝缘介质层6覆盖在电学悬浮掺杂区3和陷阱层5之上，栅绝缘介质层6上两侧分别设有栅端金属电极层7，两个栅端金属电极层7之间设有绝缘隔离层10，漏端掺杂区4上设有漏端金属电极层8，漏端掺杂区4分别使用隔离氧化区2与旁边区域隔离，在漏端掺杂区4的隔离氧化区2另一侧设有衬底电极处，其上为衬底金属电极层9。
优选地，所述衬底区1为P型衬底。
优选地，所述衬底区1为N型衬底。
一种基于陷阱产生机制的双漏区半导体器件的制造方法，包括以下步骤：
第一步：选取较低掺杂的P型或N型硅衬底区1，在衬底表面生长一层氧化层，通过光刻确定电学悬浮区、漏区以及场氧隔离区位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成隔离氧化区2、衬底对应的N型或P型电学悬浮掺杂区3以及漏端掺杂区4；
第二步：去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉两个沟道上面的氧化层；通过金或者其他硅中深能级杂质对沟道表面进行离子轰击表面处理，形成一层很薄的陷阱层5，控制表面处理时的金或者其他深能级杂质的浓度，可有效的改变陷阱层的特性；
第三步：去除氧化层，重新在整个衬底表面生长一层氧化层；通过光刻及刻蚀掉栅氧化层以外的氧化层，形成栅绝缘介质层6；
第四步：通过金属淀积工艺，分别形成栅端金属电极层7、漏端金属电极层8和衬底金属电极层9，在两个栅端金属电极层7中间生长绝缘隔离层10；通过金属连接线11分别连接两个栅电极、两个漏电极以及互连两个衬底电极。
一种基于陷阱产生机制的双漏区半导体器件的应用方法，包括以下步骤：
步骤1：当栅电压大于阈值电压时，电学悬浮层掺杂区中电压通过反型层的传导变得与漏端电压相同，当栅压重新变小使得沟道为耗尽状态时，陷阱层产生的载流子一般与衬底少子同类型由于沟道两侧受到的电压差近似没有，不能流向漏极，这时无输出电流，通过漏极电压和栅极电压脉冲之间的匹配设置，获得输出电流的出现和消失的切换；
步骤2：当栅电压大于阈值电压时，电学悬浮层掺杂区中电压通过反型层的传导变得与漏端电压相同，之后当栅压重新变小使得沟道为耗尽状态时，同时降低漏极电压，这时悬浮掺杂区的电压将大于新的漏端电压，陷阱层产生的载流子一般与衬底少子同类型将流向电学悬浮区，这时漏端出现负的输出电流脉冲。
本发明的有益效果：
本器件结构中采用双漏区的作用在于增强了对器件电学悬浮掺杂区中载流子的抽取及注入效率，使得电学悬浮掺杂区来改变沟道的电子或空穴受到的横向电压差更有效，从而使得器件具有更好的控制陷阱层中基于陷阱作用而产生的漏端极低输出电流，更加有效的实现了对这种极低产生电流输出正脉冲信号、无脉冲信号与负脉冲信号三种状态之间灵活的切换。相比与传统的半导体器件，该器件的最低工作电流可低至10-12A，本发明可为具有极低功耗要求的生物芯片以及具有特殊应用的芯片提供的基本的半导体基本单元器件。而且本发明中的器件结构，与传统的CMOS工艺有很好的兼容性。
本发明中的器件结构，和传统的CMOS工艺有很好的兼容性。。
附图说明
图1.P型衬底电子导电型具有电学悬浮区的基于陷阱产生机制的双漏掺杂区半导体器件结构图；
图2.N型衬底电子导电型具有电学悬浮区的基于陷阱产生机制的双漏掺杂区半导体器件结构图；
图3.基于计算机仿真的本发明中型衬底电子导电型器件的特性曲线。
附图标记说明：
1-衬底区，2-隔离氧化区，3-电学悬浮掺杂区，4-漏端掺杂区，5-陷阱层，6-栅绝缘介质层，7-栅端金属电极层，8-漏端金属电极层，9-衬底金属电极层，10-绝缘隔离层，11-金属连接线。
具体实施方式
下面结合附图和具体实施方式对本发明的技术方案作进一步详细地说明。
一种基于陷阱产生机制的双漏区半导体器件，衬底区1上中间设有电学悬浮掺杂区3，同时衬底区1上两侧均设有漏端掺杂区4，电学悬浮掺杂区3和漏端掺杂区4中间为导电沟道区域，栅绝缘介质层6覆盖在电学悬浮掺杂区3和陷阱层5之上，栅绝缘介质层6上两侧分别设有栅端金属电极层7，两个栅端金属电极层7之间设有绝缘隔离层10，漏端掺杂区4上设有漏端金属电极层8，漏端掺杂区4分别使用隔离氧化区2与旁边区域隔离，在漏端掺杂区4的隔离氧化区2另一侧设有衬底电极处，其上为衬底金属电极层9。
如图1所示，所述衬底区1为P型衬底。
如图2所示，所述衬底区1为N型衬底。
一种基于陷阱产生机制的双漏区半导体器件的制造方法，包括以下步骤：
第一步：选取较低掺杂的P型或N型硅衬底区1，在衬底表面生长一层氧化层，通过光刻确定电学悬浮区、漏区以及场氧隔离区位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成隔离氧化区2、衬底对应的N型或P型电学悬浮掺杂区3以及漏端掺杂区4；
第二步：去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉两个沟道上面的氧化层；通过金或者其他硅中深能级杂质对沟道表面进行离子轰击表面处理，形成一层很薄的陷阱层5，控制表面处理时的金或者其他深能级杂质的浓度，可有效的改变陷阱层的特性；
第三步：去除氧化层，重新在整个衬底表面生长一层氧化层；通过光刻及刻蚀掉栅氧化层以外的氧化层，形成栅绝缘介质层6；
第四步：通过金属淀积工艺，分别形成栅端金属电极层7、漏端金属电极层8和衬底金属电极层9，在两个栅端金属电极层7中间生长绝缘隔离层10；通过金属连接线11分别连接两个栅电极、两个漏电极以及互连两个衬底电极。
一种基于陷阱产生机制的双漏区半导体器件的应用方法，包括以下步骤：
步骤1：当栅电压大于阈值电压时，电学悬浮层掺杂区中电压通过反型层的传导变得与漏端电压相同，当栅压重新变小使得沟道为耗尽状态时，陷阱层产生的载流子(一般与衬底少子同类型)由于沟道两侧受到的电压差近似没有，不能流向漏极，这时无输出电流，通过漏极电压和栅极电压脉冲之间的匹配设置，获得输出电流的出现和消失的切换；
步骤2：当栅电压大于阈值电压时，电学悬浮层掺杂区中电压通过反型层的传导变得与漏端电压相同，之后当栅压重新变小使得沟道为耗尽状态时，同时降低漏极电压，这时悬浮掺杂区的电压将大于新的漏端电压，陷阱层产生的载流子(一般与衬底少子同类型)将流向电学悬浮区，这时漏端出现负的输出电流脉冲。
图3给出了本发明中型衬底电子导电型器件的仿真特性曲线。仿真中，陷阱层中陷阱浓度度为4×1011cm-3。仿真给出了上述应用方法中的步骤1和步骤2的两种切换结果。
步骤1情形：当漏电压VD＝0.4V时，进行第一次栅电压VG从-0.4V到0.7V扫描时，漏端出现了基于陷阱的产生电流ID脉冲信号。紧接着进行了第二次栅电压VG扫描时，漏端出现了基于陷阱的产生电流ID消失。
步骤2情形：当漏电压VD＝0.4V时，进行第一次栅电压VG从-0.4V到0.7V扫描时，漏端出现了基于陷阱的产生电流ID。紧接着进行了第二次栅电压VG扫描时，同时漏电压VD变为0.38V时，从结果看漏端出现了基于陷阱的产生电流ID曲线出现负的脉冲信号。
上述仿真结果说明了电学悬浮区在器件中起到了控制陷阱层中陷阱产生电流特性的作用，验证了本器件的工作原理的正确性及应用方法的可操作性。
以上所述，仅为本发明较佳的具体实施方式，本发明的保护范围不限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可显而易见地得到的技术方案的简单变化或等效替换均落入本发明的保护范围内。
Claims (5)
1.一种基于陷阱产生机制的双漏区半导体器件，其特征在于，衬底区(1) 上中间设有电学悬浮掺杂区(3)，同时衬底区(1) 上两侧均设有漏端掺杂区(4)，电学悬浮掺杂区(3)和漏端掺杂区(4) 中间为导电沟道区域，导电沟道区域表面设置有陷阱层(5)，栅绝缘介质层(6) 覆盖在电学悬浮掺杂区(3) 和陷阱层(5) 之上，栅绝缘介质层(6) 上两侧分别设有栅端金属电极层(7)，两个栅端金属电极层(7) 之间设有绝缘隔离层(10)，漏端掺杂区(4) 上设有漏端金属电极层(8)，漏端掺杂区(4) 分别使用隔离氧化区(2) 与旁边区域隔离，在漏端掺杂区(4) 的隔离氧化区(2) 另一侧设有衬底电极处，其上为衬底金属电极层(9)。
2.根据权利要求1 所述的基于陷阱产生机制的双漏区半导体器件，其特征在于，所述衬底区(1) 为P 型衬底。
3. 根据权利要求1 所述的基于陷阱产生机制的双漏区半导体器件，其特征在于，所述衬底区(1) 为N 型衬底。
4.一种如权利要求1所述基于陷阱产生机制的双漏区半导体器件的制造方法，其特征在于，包括以下步骤：
第一步：选取较低掺杂的P 型或N 型硅衬底区(1)，在衬底区(1)表面生长一层氧化层，通过光刻确定电学悬浮掺杂区(3)、漏端掺杂区(4)以及隔离氧化区(2)位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成隔离氧化区(2)、N 型或P 型电学悬浮掺杂区(3) 以及漏端掺杂区(4) ；
第二步：去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉两个导电沟道区域上面的氧化层；通过金或者其他硅中深能级杂质对两个导电沟道区域表面进行离子轰击表面处理，形成一层很薄的陷阱层(5)，控制表面处理时的金或者其他深能级杂质的浓度；
第三步：去除氧化层，重新在整个衬底区(1)表面生长一层氧化层；通过光刻及刻蚀掉栅氧化层以外的氧化层，形成栅绝缘介质层(6) ；
第四步：通过金属淀积工艺，分别形成栅端金属电极层(7)、漏端金属电极层(8) 和衬底金属电极层(9)，在两个栅端金属电极层(7) 中间生长绝缘隔离层(10) ；通过金属连接线(11) 分别连接两个栅端金属电极层(7)、两个漏端金属电极层(8)以及互连两个衬底金属电极层(9)。
5.一种如权利要求1所述基于陷阱产生机制的双漏区半导体器件的应用方法，其特征在于，包括以下步骤：
步骤1 ：当栅端金属电极层(7)电压大于阈值电压时，电学悬浮层掺杂区(3)中电压通过反型层的传导变得与漏端金属电极层(8)电压相同，当栅端金属电极层(7)电压重新变小使得导电沟道区域为耗尽状态时，陷阱层(5)产生的载流子由于导电沟道区域两侧受到的电压差近似没有，不能流向漏端金属电极层(8)，这时无输出电流，通过漏端金属电极层(8)电压和栅端金属电极层(7)电压脉冲之间的匹配设置，获得输出电流的出现和消失的切换；
步骤2 ：当栅端金属电极层(7)电压大于阈值电压时，电学悬浮层掺杂区(3)中电压通过反型层的传导变得与漏端金属电极层(8)电压相同，之后当栅端金属电极层(7)电压重新变小使得导电沟道区域为耗尽状态时，同时降低漏端金属电极层(8)电压，这时电学悬浮掺杂区(3)的电压将大于新的漏端金属电极层(8)电压，陷阱层(5)产生的载流子将流向电学悬浮掺杂区(3)，这时漏端金属电极层(8)出现负的输出电流脉冲。
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