CN104464597B - 多路选择电路和显示装置 - Google Patents

Abstract

本发明公开了一种多路选择电路和显示装置，多路选择电路包括：分别传输第一数据信号、第二数据信号、第三数据信号的第一数据线、第二数据线、第三数据线，传输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；驱动电路包括第一开关晶体管和第二开关晶体管；开关电路根据接收的控制信号、时序信号、第一数据信号、第二数据信号和第三数据信号，处于将第二数据信号分时的分别传输至第一开关晶体管和第二开关晶体管的第一工作模式，或者处于将第一数据信号传输至第一开关晶体管、并将第三数据信号传输至第二开关晶体管的第二工作模式。本发明的多路选择电路兼容两种选择模式并在不同模式中切换，提高了显示装置对数据信号的适应性。

Description

多路选择电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种多路选择电路和显示装置。

背景技术

当前显示面板的多路选择器(demux)的设计主流是按IC端与数据线端数目比分为1:2工作模式，即一根IC信号输出控制2列像素，以及1:3工作模式，即一根IC信号输出控制3列像素。。

当前显示面板中，如何改善demux的性能是亟待解决的技术问题。

发明内容

本发明提供一种多路选择电路和显示装置，以解决现有技术的问题。

本发明提供一种多路选择电路，该多路选择电路包括：传输第一数据信号的第一数据线，传输第二数据信号的第二数据线，传输第三数据信号的第三数据线，传输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；

所述驱动电路至少包括：第一开关晶体管和第二开关晶体管；

所述开关电路接收所述控制信号、所述时序信号、所述第一数据信号、所述第二数据信号和所述第三数据信号，并根据所述控制信号和所述时序信号分别处于第一工作模式和第二工作模式，

在所述第一工作模式下，所述开关电路将所述第二数据信号分时的分别传输至所述第一开关晶体管和所述第二开关晶体管；

在所述第二工作模式下，所述开关电路将所述第一数据信号传输至所述第一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。

本发明还提供一种多路选择电路，该多路选择电路包括：第一开关和第二开关，所述第一开关包括第一子开关、第二子开关、第三子开关、第四子开关，所述第二开关包括第五子开关、第六子开关、第七子开关和第八子开关；

所述多路选择电路还包括第一开关晶体管、第二开关晶体管、传输第一数据信号的第一数据线、传输第二数据信号的第二数据线、传输第三数据信号的第三数据线、传输第一时序信号的第一时序线、传输第二时序信号的第二时序线、传输第三时序信号的第三时序线；

所述第一开关晶体管的源极通过所述第一子开关接收所述第二数据信号、通过所述第五子开关接收所述第一数据信号，所述第一开关晶体管的栅极通过所述第二子开关接收所述第一时序信号、通过所述第六子开关接收所述第三时序信号；

所述第二开关晶体管的源极通过所述第三子开关接收所述第二数据信号、通过所述第七子开关接收所述第三数据信号，所述第二开关晶体管的栅极通过所述第四子开关接收所述第二时序信号、通过所述第八子开关接收所述第三时序信号；

所述第一开关的4个子开关同时导通或截止，所述第二开关的4个子开关同时导通或截止；所述第一开关导通时，所述第二开关截止，所述第一开关截止时，所述第二开关导通。

本发明还提供一种显示装置，该显示装置包括：如上所述的多路选择电路，6个像素；

其中，6个所述像素包括：与第一开关晶体管的漏极连接的第一像素、与第二开关晶体管的漏极连接的第二像素、与第三开关晶体管的漏极连接的第三像素、与第四开关晶体管的漏极连接的第四像素、与第五开关晶体管的漏极连接的第五像素、与第六开关晶体管的漏极连接的第六像素。

本发明通过使开关电路同时兼容第一工作模式和第二工作模式，并可在两种工作模式中切换，以实现具有开关电路的多路选择电路兼容两种选择模式，多路选择电路还可在不同选择模式中的切换，相应的，具有多路选择电路的显示装置能够同时兼容两种多路选择模式，提高了显示装置对数据信号的适应性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1(a)为现有技术提供的一种1:3模式显示面板的示意图；

图1(b)为现有技术提供的1:3模式显示面板的时序示意图；

图1(c)为现有技术提供的一种1:2模式显示面板的示意图；

图1(d)为现有技术提供的1:2模式显示面板的时序示意图；

图2(a)是本发明一实施例提供的一多路选择电路的示意图；

图2(b)是本发明一实施例提供的又一多路选择电路的示意图；

图2(c)是本发明一实施例提供的1:3多路选择电路的时序示意图；

图2(d)是本发明一实施例提供的1:2多路选择电路的时序示意图；

图2(e)是本发明一实施例提供的再一多路选择电路的示意图；

图3(a)是本发明又一实施例提供的一多路选择电路的示意图；

图3(b)是本发明又一实施例提供的又一多路选择电路的示意图；

图3(c)是本发明又一实施例提供的再一多路选择电路的示意图；

图3(d)是本发明又一实施例提供的另一多路选择电路的示意图；

图4(a)是本发明再一实施例提供的一多路选择电路的示意图；

图4(b)是本发明再一实施例提供的又一多路选择电路的示意图；

图5(a)是本发明另一实施例提供的一显示装置的示意图；

图5(b)是本发明另一实施例提供的又一显示装置的示意图；

图5(c)是本发明另一实施例提供的再一显示装置的平面示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图1(a)所示，为现有技术提供的一种1:3模式显示面板的示意图，如图所示，该显示面板包括：数据线D1和D2，时序线CLK1、CLK2和CLK3，开关晶体管11、开关晶体管12、开关晶体管13、开关晶体管14、开关晶体管15和开关晶体管16，子像素列R1、G1、B1、R2、G2和B2。其中，开关晶体管11、开关晶体管12、开关晶体管13的漏极(D)依次连接R1、G1、B1，栅极(G)依次连接CLK1、CLK2、CLK3，源极(S)全部连接D1；开关晶体管14、开关晶体管15、开关晶体管16的漏极依次连接R2、G2、B2，栅极依次连接CLK1、CLK2、CLK3，源极全部连接D2。参考图1(b)所示，为现有技术提供的1:3模式显示面板的时序示意图。结合图1(a)和图1(b)所示，在一个时钟周期T1-T6中，T1时刻，CLK1高电平，开关晶体管11导通，D1将数据信号传输至R1，R1显示；依次的T2时刻，G1接收D1数据信号；T3时刻B1接收D1数据信号；T4时刻R2接收D2数据信号；T5时刻G2接收D2数据信号；T6时刻B2接收D2数据信号。在此数据线D1、D2具体是指两种不同的IC信号，由此可知该显示面板中一个IC信号可以控制3列子像素列，多路选择模式为1:3。

参考图1(c)所示，为现有技术提供的一种1:2模式显示面板的示意图，如图所示，该显示面板包括：数据线D1、D2和D3，时序线CLK1和CLK2，开关晶体管11、开关晶体管12、开关晶体管13、开关晶体管14、开关晶体管15和开关晶体管16，子像素列R1、G1、B1、R2、G2和B2。其中，开关晶体管11、开关晶体管12的漏极(D)依次连接R1、G1，栅极(G)依次连接CLK1、CLK2，源极(S)全部连接D1；开关晶体管13、开关晶体管14的漏极依次连接B1、R2，栅极依次连接CLK1、CLK2，源极全部连接D2；开关晶体管15、开关晶体管16的漏极依次连接G2、B2，栅极依次连接CLK1、CLK2，源极全部连接D3。参考图1(d)所示，为现有技术提供的1:2模式显示面板的时序示意图。结合图1(c)和图1(d)所示，在一个时钟周期T1-T6中，T1时刻，CLK1高电平，开关晶体管11导通，D1将数据信号传输至R1，R1显示；依次的T2时刻，G1接收D1数据信号；T3时刻B1接收D2数据信号；T4时刻R2接收D2数据信号；T5时刻G2接收D3数据信号；T6时刻B2接收D3数据信号。在此数据线D1、D2和D3具体是指三种不同的IC信号，由此可知该显示面板中一个IC信号可以控制2列子像素列，多路选择模式为1:2。

参考图2(a)所示，为本发明一实施例提供的一多路选择电路的示意图。本实施例的技术方案适用于使显示装置同时兼容1:3多路选择模式和1:2多路选择模式，并通过控制实现1:3多路选择模式和1:2多路选择模式切换的情况。

本发明一实施例提供一种多路选择电路，该多路选择电路包括：传输第一数据信号的第一数据线S1，传输第二数据信号的第二数据线S2，传输第三数据信号的第三数据线S3，传输控制信号的控制线CL，传输时序信号的时序线CKL，开关电路110，驱动电路120，其中，驱动电路120至少包括：第一开关晶体管121和第二开关晶体管122。

如图2(a)所示，开关电路110的数据输入端分别与S1、S2、S3连接，控制端分别与CL、CKL连接，开关电路110的数据输出端分别与第一开关晶体管121、第二开关晶体管122连接，因此开关电路110分别接收控制信号Control、时序信号CKH、第一数据信号、第二数据信号和第三数据信号。控制信号和时序信号控制开关电路110的开启和断开，由此开关电路110可以将选择出的数据信号分别传输至第一开关晶体管121和第二开关晶体管122，在此根据开关电路110的不同数据信号输出情况，开关电路110可分为两种工作模式。

在此，设置开关电路110将第二数据信号分时的分别传输至第一开关晶体管121和第二开关晶体管122为开关电路110的第一工作模式，即第二数据线S2分时的分别控制两个开关晶体管，设置开关电路110将第一数据信号传输至第一开关晶体管121、将第三数据信号传输至第二开关晶体管122为开关电路110的第二工作模式，即第一数据线S1、第三数据线S3分别控制一个开关晶体管。由此可知，根据控制信号和时序信号，开关电路110分别处于第一工作模式和第二工作模式，在第一工作模式下，开关电路110将第二数据信号分时的分别传输至第一开关晶体管121和第二开关晶体管122，在第二工作模式下，开关电路110将第一数据信号传输至第一开关晶体管121，以及将第三数据信号传输至第二开关晶体管122。

如上所述，多路选择电路中，开关电路110在控制信号Control和时序信号CKH作用下，从三路数据信号中选出一种或两种数据信号分别传输至第一开关晶体管121和第二开关晶体管122，由此，多路选择电路根据开关电路110的数据开关功能，将多路选择电路的选择模式进行切换。

参考图2(b)所示，为本发明一实施例提供的又一多路选择电路的示意图。已知，开关电路110具有两种工作模式，且可任意在两种工作模式中切换，因此，对于任意一种工作模式，开关电路110具有独立控制该工作模式的开关。由此，如图2(b)所示，开关电路110包括：第一开关K1和第二开关K2，其中，第一开关K1控制开关电路110处于第一工作模式，第二开关K2控制开关电路110处于第二工作模式。由于开关电路110不能同时处于两种工作模式，因此开关电路110接收的控制信号使第一开关K1导通或者使第二开关K2导通，第一开关K1和第二开关K2不会同时导通。

当开关电路110接收的控制信号使第一开关K1导通时，在时序信号控制下，开关电路110通过第一开关K1将第二数据线S2的第二数据信号分时的分别传输至第一开关晶体管121和第二开关晶体管122；当开关电路110接收的控制信号使第二开关K2导通时，在时序信号控制下，开关电路110通过第二开关K2将第一数据线S1的第一数据信号传输至第一开关晶体管121，以及将第三数据线S3的第三数据信号传输至第二开关晶体管122。

已知第一开关K1和第二开关K2相互独立，因此如图2(b)所示，第一开关K1和第二开关K2分别与CL、CKL连接，以分别接收Control和CKH，并在控制信号和时序信号的控制下导通或截止；第一开关K1还与S2连接以接收第二数据信号，并在导通时将第二数据信号分时的分别传输至第一开关晶体管121的源极和第二开关晶体管122的源极；第二开关K2还分别与S1和S3连接以分别接收第一数据信号和第三数据信号，并在导通时将第一数据信号传输至第一开关晶体管121的源极，以及将第三数据信号传输至第二开关晶体管122的源极。

如图2(b)所示，驱动电路120还包括第三开关晶体管123、第四开关晶体管124、第五开关晶体管125、第六开关晶体管126。其中，第三开关晶体管123的栅极、第四开关晶体管124的栅极、第五开关晶体管125的栅极、第六开关晶体管126的栅极分别连接时序线CKL，以接收时序信号，第三开关晶体管123的源极和第四开关晶体管124的源极分别连接第一数据线S1，以接收第一数据信号，第五开关晶体管125的源极和第六开关晶体管126的源极分别连接第三数据线S3，以接收第三数据信号。

如上所述，时序信号分时的控制第三开关晶体管123、第四开关晶体管124、第五开关晶体管125、第六开关晶体管126的导通或截止，当时序信号CKH分时的使第三开关晶体管123、第四开关晶体管124导通时，S1分时的将第一数据信号传输至第三开关晶体管123的源极、第四开关晶体管124的源极，当时序信号CKH分时的使第五开关晶体管125、第六开关晶体管126导通时，S3分时的将第三数据信号传输至第五开关晶体管125的源极、第六开关晶体管126的源极。

由此可知，当开关电路110处于第一工作模式时，S1将第一数据信号分时的传输至第三开关晶体管123、第四开关晶体管124，S2将第二数据信号分时的传输至第一开关晶体管121、第二开关晶体管122，S3将第三数据信号分时的传输至第五开关晶体管125、第六开关晶体管126，则多路选择电路中三根数据线控制六个开关晶体管，也就是多路选择电路处于1:2选择模式。当开关电路110处于第二工作模式时，S1将第一数据信号分时的传输至第三开关晶体管123、第四开关晶体管124、第一开关晶体管121，S3将第三数据信号分时的传输至第五开关晶体管125、第六开关晶体管126、第二开关晶体管122，则多路选择的二条数据线控制6个开关晶体管，也就是多路选择电路处于1:3选择模式。

已知开关电路110根据控制信号和时序信号在第一工作模式和第二工作模式中可任意切换，因此相应的，多路选择电路兼容了1:2选择模式和1:3选择模式，并且能够在1:2选择模式和1:3选择模式之间切换。

如上所述，当开关电路110处于第一工作模式时，1条数据线分时的分别控制两个开关晶体管，那么两个不同的时序信号即可实现一条数据线对两个开关晶体管的分时控制，相应的多路选择电路可设置两条时序线实现对开关电路110、开关晶体管的控制；当开关电路110处于第二工作模式时，1条数据线分时的分别控制三个开关晶体管，那么三个不同的时序信号才能实现一条数据线对三个开关晶体管的分时控制，相应的多路选择电路中可设置三条时序线实现对开关电路110、开关晶体管的控制。

因此，根据多路选择电路兼容1:2和1:3选择模式的特征，如图2(b)所示，时序线可具体包括三条时序线，分别为传输第一时序信号CKH1的第一时序线CKL1、传输第二时序信号CKH2的第二时序线CKL2、传输第三时序信号CKH3的第三时序线CKH3，其中，第一时序线向第三开关晶体管123的栅极、开关电路110、第五开关晶体管125的栅极分别传输第一时序信号，第二时序线向第四开关晶体管124的栅极、开关电路110、第六开关晶体管126的栅极分别传输第二时序信号，第三时序线向开关电路110传输第三时序信号。

在此，设置第三开关晶体管123、第四开关晶体管124、第五开关晶体管125、第六开关晶体管126为N型晶体管，则CKH1为高电平时，第三开关晶体管123、第五开关晶体管125导通，S1直接将第一数据信号传输至第三开关晶体管123的源极，以及S3将第三数据信号传输至第五开关晶体管125的源极；CKH2为高电平时，第四开关晶体管124、第六开关晶体管126导通，S1直接将第一数据信号传输至第四开关晶体管124的源极，S3直接将第三数据信号传输至第六开关晶体管126的源极。

结合图2(b)所示的多路选择电路，处于1:3选择模式的多路选择电路的时序示意图可如图2(c)所示，第二开关K2须导通，如图2(c)所示，t1～t6时刻是时序线的一个时钟周期，在t1和t5时刻，CKL1输出的CKH1为高电平，CKH1控制第三开关晶体管123和第五开关晶体管125导通，在t2和t6时刻，CKL2输出的CKH2为高电平，CKH2控制第四开关晶体管124和第六开关晶体管126导通，在t3和t4时刻，第二开关K2须导通，那么第二开关K2连接在第三时序线上，CKL3控制第二开关K2的导通和截止，当CKL3输出的CKH3为高电平，CKH3通过开关电路110控制第一开关晶体管121和第二开关晶体管122。

参考图2(d)所示，为本发明一实施例提供的1:2多路选择电路的时序示意图，第一开关K1须导通，如图2(d)所示，t1～t6时刻是时序线的一个时钟周期，在t1、t3和t5时刻，CKL1输出的CKH1为高电平，CKH1直接控制第三开关晶体管123和第五开关晶体管125导通，以及CKH1通过开关电路110控制第一开关晶体管121导通，因此在此第一开关K1应连接在第一时序线上，在t2、t4和t6时刻，CKL2输出的CKH2为高电平，CKH2直接控制第四开关晶体管124和第六开关晶体管126导通，以及CKH2通过开关电路110控制第二开关晶体管122导通，因此在此第一开关K1应连接在第二时序线上。

参考图2(e)所示，为本发明一实施例提供的再一多路选择电路的示意图。如图2(e)所示，多路选择电路具有两条时序线CKL1和CKL2，该两条时序线分别输出三种时序信号CKH1、CKH2和CKH3。

已知CKH1、CKH2、CKH3分时的分别控制开关电路110，那么当CKH1和CKH2中的其中一个为高电平时，高电平的CKH控制开关电路110，此时CKH3不能控制开关电路110，应为低电平；当CKH1和CKH2同时为低电平时，为了控制开关电路110，CKH3应为高电平，因此，采用逻辑关系描述CKH1、CKH2、CKH3的关系时，应为CKH3＝CKH1CKH2，也就是第三时序线CKL3还包括同或门，其中，第一时序线CKL1与同或门的第一输入端连接，第二时序线CKL2与同或门的第二输入端连接，同或门的输出端输出第三时序信号，由此多路选择电路通过两条时序线也可以输出三种不同的时序信号，以兼容1:2选择模式和1:3选择模式。当CKH1为高电平时，CKH3为低电平，当CKH2为高电平时，CKH3为低电平，当CKH1和CKH2分别输出低电平时，CKL3输出的CKH3为高电平。

参考图3(a)所示，为本发明又一实施例提供的一多路选择电路的示意图。已知第一开关和第二开关不能同时导通，那么如图所示，第一开关和第二开关分别可以设置为由多个晶体管组成的开关，其中，可设置第一开关的晶体管和第二开关的晶体管类型不同，在此第一开关包括：第一P型晶体管211、第二P型晶体管212、第三P型晶体管213、第四P型晶体管214，第二开关包括：第一N型晶体管215、第二N型晶体管216、第三N型晶体管217、第四N型晶体管218。

第一开关的4个晶体管的栅极分别接收控制信号，第二开关的4个晶体管的栅极分别接收控制信号，已知第一开关和第二开关接收的控制信号相同，且第一开关和第二开关的晶体管类型相反，因此当第一开关导通时，第二开关同时截止，第二数据线S2通过第一开关将第二数据信号分时的分别传输至第一开关晶体管221和第二开关晶体管222，由此开关电路210处于第一工作模式，多路选择电路处于1:2选择模式；当第一开关截止时，第二开关同时导通，第一数据线S1通过第二开关将第一数据信号传输至第一开关晶体管221，以及第三数据线S3通过第二开关将第三数据信号传输至第二开关晶体管222，由此开关电路210处于第二工作模式，多路选择电路处于1:3选择模式。

如图3(a)所示，当第一开关由4个P型晶体管组成，第二开关由4个N型晶体管组成时，第一N型晶体管215的漏极和第一P型晶体管211的源极分别连接至第一开关晶体管221的源极，第二N型晶体管216的漏极和第二P型晶体管212的源极分别连接至第一开关晶体管221的栅极，第三N型晶体管217的漏极和第三P型晶体管213的源极分别连接至第二开关晶体管222的源极，第四N型晶体管218的漏极和第四P型晶体管214的源极分别连接至第二开关晶体管222的栅极；第二N型晶体管216的源极、第二P型晶体管212的漏极、第四N型晶体管218的源极、第四P型晶体管214的漏极分别接收时序信号，在此，当时序线分为CKL1、CKL2和CKL3，具体地，第二N型晶体管216的源极连接第三时序线，第二P型晶体管212的漏极连接第一时序线，第四N型晶体管218的源极连接第三时序线，第四P型晶体管214的漏极连接第二时序线；第一N型晶体管215的源极连接第一数据线S1，以接收第一数据信号，第一P型晶体管211的漏极和第三P型晶体管213的漏极分别连接第二数据线S2，以分别接收第二数据信号，第三N型晶体管217的源极连接第三数据线S3，以接收第三数据信号。

当控制信号为高电平时，第二开关导通，结合图2(c)所示时序图，多路选择电路的具体过程如下：

t1时刻，CKH1高电平，第三开关晶体管223导通，第三开关晶体管223的源极接收S1输出的第一数据信号，由此第三开关晶体管223的漏极输出第一数据信号；t2时刻，CKH2高电平，第四开关晶体管224导通，第四开关晶体管224的漏极输出第一数据信号；

t3时刻，CKH3高电平，控制信号高电平，第二N型晶体管216、第一N型晶体管215导通，第二N型晶体管216的漏极输出漏极电流，该漏极电流输出并传输至第一开关晶体管221的栅极，使第一开关晶体管221导通，第一N型晶体管215的漏极将S1输出的第一数据信号传输至第一开关晶体管221的源极，导通的第一开关晶体管221的漏极输出第一数据信号；t4时刻，CKH3高电平，控制信号高电平，第四N型晶体管218、第三N型晶体管217导通，第四N型晶体管218输出的漏极电流使第二开关晶体管222导通，第三N型晶体管217的漏极将S3输出的第三数据信号传输至第二开关晶体管222的源极，导通的第二开关晶体管222的漏极输出第三数据信号；

t5时刻，CKH1高电平，第五开关晶体管225导通，第五开关晶体管225的漏极输出第三数据信号；t6时刻，CKH2高电平，第六开关晶体管226导通，第六开关晶体管226的漏极输出第三数据信号。

由此可知，控制信号为高电平时，第二开关导通，多路选择电路中S1的第一数据信号分时的分别传输至第三开关晶体管223、第四开关晶体管224、第一开关晶体管221，S3的第三数据信号分时的分别传输至第二开关晶体管222、第五开关晶体管225、第六开关晶体管223，1条数据线分时的分别控制3个开关晶体管，因此多路选择电路处于1:3选择模式。

当控制信号为低电平时，第一开关导通，结合图2(d)所示时序图，多路选择电路的具体过程如下：

t1时刻，CKH1高电平，第三开关晶体管223导通，且其漏极输出第一数据信号；t2时刻，CKH2高电平，第四开关晶体管224的漏极输出第一数据信号；t3时刻，CKH1高电平，控制信号低电平，第二P型晶体管212、第一P型晶体管211导通，第一开关晶体管221导通，第一P型晶体管211的源极将第二数据信号传输至第一开关晶体管221的源极，导通的第一开关晶体管221的漏极输出第二数据信号；t4时刻，CKH2高电平，控制信号低电平，第四P型晶体管214、第三P型晶体管213导通，第二开关晶体管222导通，第二开关晶体管222的源极接收第三P型晶体管213的源极传输的第二数据信号，第二开关晶体管222的漏极输出第二数据信号；t5时刻，CKH1高电平，第五开关晶体管225的漏极输出第三数据信号；t6时刻，CKH2高电平，第六开关晶体管226的漏极输出第三数据信号。

由此可知，控制信号为低电平时，第一开关导通，多路选择电路中1条数据线分时的分别控制2个开关晶体管，使多路选择电路处于1:2选择模式。

综上所述，多路选择电路同时兼容了1:3多路选择电路和1:2多路选择电路，并且当给多路选择电路输入的控制信号为高电平时，多路选择电路为1:3多路选择电路，当给多路选择电路输入的控制信号为低电平时，多路选择电路为1:2多路选择电路。由此可知，控制输入的控制信号的电平，则可将多路选择电路的选择模式在1:3和1:2之间任意切换。

参考图3(b)所示，为本发明又一实施例提供的又一多路选择电路的示意图，在此多路选择电路的开关电路310中，第一开关和第二开关还可以设置为第一开关由N型晶体管组成、第二开关由P型晶体管组成，其中，第一开关包括：第一N型晶体管311、第二N型晶体管312、第三N型晶体管313、第四N型晶体管314，第二开关包括：第一P型晶体管315、第二P型晶体管316、第三P型晶体管317、第四P型晶体管318。

如图3(b)所示，第一开关的4个晶体管的栅极分别接收控制信号，第二开关的4个晶体管的栅极分别接收控制信号；第一N型晶体管311的漏极和第一P型晶体管315的源极分别连接至第一开关晶体管321的源极，第二N型晶体管312的漏极和第二P型晶体管316的源极分别连接至第一开关晶体管321的栅极，第三N型晶体管313的漏极和第三P型晶体管317的源极分别连接至第二开关晶体管322的源极，第四N型晶体管314的漏极和第四P型晶体管318的源极分别连接至第二开关晶体管322的栅极；第二N型晶体管312的源极、第二P型晶体管316的漏极、第四N型晶体管314的源极、第四P型晶体管318的漏极分别接收时序信号，在此，当时序线分为CKL1、CKL2和CKL3，具体地，第二N型晶体管312的源极连接第一时序线，第二P型晶体管316的漏极连接第三时序线，第四N型晶体管314的源极连接第二时序线，第四P型晶体管318的漏极连接第三时序线；第一P型晶体管315的漏极接收第一数据信号，第一N型晶体管311的源极和第三N型晶体管313的源极分别接收第二数据信号，第三P型晶体管317的漏极接收第三数据信号。

综上所述，当给多路选择电路输入的控制信号为高电平时，第一开关导通，第二开关截止，在如图2(d)所示的时序信号控制下，第二数据线S2通过第一N型晶体管311的漏极将第二数据信号传输至第一开关晶体管321的源极，以及第二数据线S2通过第三N型晶体管313的漏极将第二数据信号传输至第二开关晶体管322的源极，第一数据线S1分时的将第一数据信号分别传输至第三开关晶体管323的源极、第四开关晶体管324的源极，第三数据线S3分时的分别将第三数据信号传输至第五开关晶体管325的源极、第六开关晶体管326的源极，由此多路选择电路为1:2多路选择电路。当给多路选择电路输入的控制信号为低电平时，第一开关截止，第二开关导通，在如图2(c)所示的时序信号控制下，S1输出的第一数据信号通过第一P型晶体管315的源极传输至第一开关晶体管321的源极，S3输出的第三数据信号通过第三P型晶体管317的源极传输至第二开关晶体管322的源极，S1输出的第一数据信号分时的分别传输至第三开关晶体管323的源极、第四开关晶体管324的源极，S3输出的第三数据信号分时的分别传输至第五开关晶体管325的源极、第六开关晶体管326的源极，由此多路选择电路为1:3多路选择电路。

由此可知，多路选择电路兼容1:2和1:3选择模式，并可根据输入的控制信号的电平高低，在1:3多路选择电路和1:2多路选择电路之间任意切换。

参考图3(c)所示，为本发明又一实施例提供的再一多路选择电路的示意图。如图所示，第一开关包括：第一P型晶体管411、第二P型晶体管412、第三P型晶体管413、第四P型晶体管414；第二开关包括：第五P型晶体管415、第六P型晶体管416、第七P型晶体管417、第八P型晶体管418、分别与该4个P型晶体管栅极连接的第一反相器419，其中，第一反相器419的输入端与控制线连接以接收控制信号。

如图3(c)所示，第一开关的4个晶体管的栅极分别接收控制信号，第二开关的4个晶体管的栅极分别连接第一反相器419的输出端，第一反相器419的输入端与控制线连接以接收控制信号，第五P型晶体管415的源极和第一P型晶体管411的源极分别连接至第一开关晶体管421的源极，第六P型晶体管416的源极和第二P型晶体管的源极412分别连接至第一开关晶体管421的栅极，第七P型晶体管417的源极和第三P型晶体管413的源极分别连接至第二开关晶体管422的源极，第八P型晶体管418的源极和第四P型晶体管414的源极分别连接至第二开关晶体管422的栅极；第六P型晶体管416的漏极连接第三时序线，第二P型晶体管412的漏极连接第一时序线，第八P型晶体管418的漏极连接第三时序线，第四P型晶体管414的漏极连接第二时序线；第五P型晶体管415的漏极连接第一数据线S1，以接收第一数据信号，第一P型晶体管411的漏极和第三P型晶体管413的漏极分别连接第二数据线S2，以分别接收第二数据信号，第七P型晶体管417的漏极连接第三数据线S3，以接收第三数据信号。

当控制信号为低电平时，第一开关接收低电平的控制信号，第一开关导通，第二开关的第一反相器419的输入端接收低电平的控制信号，第一反相器419的输出端向第二开关的4个P型晶体管输出高电平信号，第二开关截止，当第一开关导通时，第二数据信号通过第一P型晶体管411的源极传输至第一开关晶体管421的源极，以及第二数据信号通过第三P型晶体管413的源极传输至第二开关晶体管422的源极。当控制信号为高电平时，第一开关接收高电平的控制信号，第一开关截止，第二开关的第一反相器419的输入端接收高电平，第一反相器419的输出端向第二开关的4个P型晶体管输出低电平信号，第二开关导通，当第二开关导通时，S1输出的第一数据信号通过第五P型晶体管415的源极传输至第一开关晶体管421的源极，以及S3输出的第三数据信号通过第七P型晶体管417的源极传输至第二开关晶体管422的源极。S1输出的第一数据信号分时的分别传输至第三开关晶体管423的源极、第四开关晶体管424的源极，S3S输出的第三数据信号分时的分别传输至第五开关晶体管425的源极、第六开关晶体管426的源极。

由此可知，在第一开关导通或第二开关导通时，多路选择电流兼容1:3和1:2的选择模式，并根据控制信号的电平高低，可切换多路选择模式。

参考图3(d)所示，为本发明又一实施例提供的另一多路选择电路的示意图。如图所示，第一开关包括：第一N型晶体管511、第二N型晶体管512、第三N型晶体管513、第四N型晶体管514；第二开关包括：第五N型晶体管515、第六N型晶体管516、第七N型晶体管517、第八N型晶体管518、分别与该4个N型晶体管栅极连接的第二反相器519，其中，第二反相器519的输入端与控制线连接以接收控制信号、输出端与第二开关的4个N型晶体管连接。

当控制信号为高电平时，在时序信号作用下，第一开关接收高电平的控制信号，第一开关导通，第二开关的第二反相器519的输入端接收高电平的控制信号，第二反相器519的输出端向第二开关的4个N型晶体管输出低电平信号，第二开关截止，开关电路510处于第一工作模式；当控制信号为低电平时，在时序信号作用下，第一开关接收低电平的控制信号，第一开关截止，第二开关的第二反相器519的输入端接收低电平的控制信号、输出端输出高电平信号，第二开关导通，开关电路510处于第二工作模式。

如图3(d)所示，第一开关的4个晶体管的栅极分别接收控制信号，第二开关的4个晶体管的栅极分别连接第二反相器519的输出端，第五N型晶体管515的漏极和第一N型晶体管511的漏极分别连接至第一开关晶体管521的源极，第六N型晶体管516的漏极和第二N型晶体管512的漏极分别连接至第一开关晶体管521的栅极，第七N型晶体管517的漏极和第三N型晶体管513的漏极分别连接至第二开关晶体管522的源极，第八N型晶体管518的漏极和第四N型晶体管514的漏极分别连接至第二开关晶体管522的栅极；第六N型晶体管516的源极连接第三时序线，第二N型晶体管512的源极连接第一时序线，第八N型晶体管518的源极连接第三时序线，第四N型晶体管514的源极连接第二时序线；第五N型晶体管515的源极连接第一数据线S1，以接收第一数据信号，第一N型晶体管511的源极和第三N型晶体管513的源极分别连接第二数据线S2，以分别接收第二数据信号，第七N型晶体管517的源极连接第三数据线S3，以接收第三数据信号。

综上所述，在开关电路510处于第一工作模式时，S2输出的第二数据信号通过第一N晶体管511传输至第一开关晶体管521的源极，以及第二数据信号通过第三N型晶体管513传输至第二开关晶体管522的源极；当开关电路510处于第二工作模式时，S1输出的第一数据信号通过第五N型晶体管515传输至第一开关晶体管521的源极，S3输出的第三数据信号通过第七N型晶体管517传输至第二开关晶体管522的源极。S1输出的第一数据信号分时的分别传输至第三开关晶体管523的源极、第四开关晶体管524的源极，S3输出的第三数据信号分时的分别传输至第五开关晶体管525的源极、第六开关晶体管526的源极。

由此可知，多路选择电路兼容1:3和1:2选择模式，并能根据控制信号和时序信号在两种选择模式下切换。

如图3(a)～3(d)所示，第一开关和第二开关分别与一条控制线CL连接，并同时接收相同的控制信号，因此第一开关若为P型晶体管，则第二开关为N型晶体管，或者第二开关为P型晶体管和反相器的组合。在此，可以将第一开关和第二开关分别控制，即第一开关连接一条控制线CL1，第二开关连接另一条控制线CL2，两条控制线分别控制第一开关和第二开关，从而实现多路选择电路的选择模式切换。

可选的，控制线包括：传输第一控制信号的第一控制线和传输第二控制信号的第二控制线；第一控制信号控制第一开关的导通和截止，第二控制信号控制第二开关的导通和截止。第一开关接收第一控制信号，第二开关接收第二控制信号；或者，第一开关接收第二控制信号，第一开关接收第一控制信号。在本实施例中，以第一开关接收第一控制信号，第二开关接收第二控制信号为例。

如上所述，已知开关电路在第一开关导通时处于第一工作模式，第二开关导通时处于第二工作模式，开关电路的两种工作模式相互独立，因此第一控制信号和第二控制信号分别控制第一开关和第二开关。

在此以图3(a)所示的多路选择电路为例，第一开关由4个P型晶体管组成，第一开关与第一控制线连接以接收第一控制信号，第二开关由4个N型晶体管组成，第二开关与第二控制线连接以接收第二控制信号。若控制多路选择电路为1:3模式，那么需设置第一控制信号和第二控制信号同为高电平，则第二开关接收第二控制信号后导通，第一开关接收第一控制信号后截止，S1输出的第一数据信号传输至第一开关晶体管221，S3输出的第三数据信号传输至第二开关晶体管222，此外，S1输出的第一数据信号还分时的分别传输至第三开关晶体管223、第四开关晶体管224，S3输出的第三数据信号还分时的分别传输至第五开关晶体管225、第六开关晶体管226，多路选择电路实现1:3选择模式。

若控制多路选择电路为1:2模式，那么需设置第一控制信号和第二控制信号同为低电平，则第二开关接收第二控制信号后截止，第一开关接收第一控制信号后导通，S2输出的第二数据信号分时的分别传输至第一开关晶体管221和第二开关晶体管222，此外，S1输出的第一数据信号还分时的分别传输至第三开关晶体管223、第四开关晶体管224，S3输出的第三数据信号还分时的分别传输至第五开关晶体管225、第六开关晶体管226，多路选择电路实现1:2选择模式。

图3(b)所示多路选择电路的两条控制线的控制过程与图3(a)所述多路选择电路的两条控制线的控制过程类似，在此不做赘述。

在此再以图3(c)所示的多路选择电路为例，第一开关由4个P型晶体管组成，第一开关与第一控制线连接以接收第一控制信号，第二开关由4个P型晶体管和第一反相器419组成，第二开关的第一反相器419的输入端与第二控制线连接以接收第二控制信号。若控制多路选择电路为1:3模式，那么需设置第一控制信号和第二控制信号同为高电平，则第二开关的第一反相器419输入端接收第二控制信号后向第二开关的4个P型晶体管输出低电平，第二开关导通，第一开关接收第一控制信号后截止，S1输出的第一数据信号传输至第一开关晶体管421、还分时的分别传输至第三开关晶体管423、第四开关晶体管424，S3输出的第三数据信号传输至第二开关晶体管422、还分时的分别传输至第五开关晶体管425、第六开关晶体管426，多路选择电路实现1:3模式。

若控制多路选择电路为1:2模式，那么需设置第一控制信号和第二控制信号同为低电平，则第二开关接收第二控制信号后截止，第一开关接收第一控制信号后导通，S2输出的第二数据信号分时的分别传输至第一开关晶体管421和第二开关晶体管422，此外，S1输出的第一数据信号还分时的分别传输至第三开关晶体管423、第四开关晶体管424，S3输出的第三数据信号还分时的分别传输至第五开关晶体管425、第六开关晶体管426，多路选择电路实现1:2模式。

图3(d)所示多路选择电路的两条控制线的控制过程与图3(c)所述多路选择电路的两条控制线的控制过程类似，在此不做赘述。

已知第一控制线和第二控制线相对独立的分别控制第一开关和第二开关，因此第一开关还可以是4个N型晶体管、第二开关也是4个N型晶体管，或者，第一开关还可以是4个P型晶体管、第二开关也是4个P型晶体管，第一控制信号传输至第一开关、第二控制信号传输至第二开关，那么设置第一控制信号和第二控制信号的电平相反，多路选择电路即可兼容1:3模式和1:2模式，并实现两种选择模式的切换。

参考4(a)所示，为本发明再一实施例提供的一多路选择电路的示意图。如图所示，该多路选择电路包括：第一开关和第二开关，第一开关包括第一子开关611、第二子开关612、第三子开关613、第四子开关614，第二开关包括第五子开关615、第六子开关616、第七子开关617和第八子开关618，还包括第一开关晶体管621、第二开关晶体管622、传输第一数据信号的第一数据线S1、传输第二数据信号的第二数据线S2、传输第三数据信号的第三数据线S3、传输第一时序信号的第一时序线CKL1、传输第二时序信号的第二时序线CKL2、传输第三时序信号的第三时序线CKL3。

其中，第一开关晶体管621的源极通过第一子开关611与第二数据线S2连接并接收第二数据信号、通过第五子开关615与第一数据线S1连接并接收第一数据信号，第一开关晶体管621的栅极通过第二子开关612与第一时序线CKL1连接并接收第一时序信号、通过第六子开关616与第三时序线CKL3连接并接收第三时序信号；第二开关晶体管622的源极通过第三子开关613与第二数据线S2连接并接收第二数据信号、通过第七子开关617与第三数据线S3连接并接收第三数据信号，第二开关晶体管622的栅极通过第四子开关614与第二时序线CKL2连接并接收第二时序信号、通过第八子开关618与第三时序线CKL3并接收第三时序信号；第一开关的4个子开关同时导通或截止，第二开关的4个子开关同时导通或截止；第一开关导通时，第二开关截止，第一开关截止时，第二开关导通。

如图4(a)所示，多路选择电路还包括一条传输控制信号的控制线CL，第一开关和第二开关均连接该控制线，因此第一开关和第二开关接收相同的控制信号。由此为了使多路选择电路处于不同的工作模式，在此可设置第一开关的4个子开关均为P型晶体管，第二开关的4个子开关均为N型晶体管；或者，设置第一开关的4个子开关均为N型晶体管，第二开关的4个子开关均为P型晶体管。其中，P型晶体管的栅极和N型晶体管的栅极连接控制线以接收控制信号，当控制信号为高电平时，N型晶体管导通，P型晶体管截止，当控制信号为低电平时，N型晶体管截止，P型晶体管导通。

此外，当多路选择电路具有一条控制线时，还可设置第一开关的4个子开关为N型晶体管，第二开关的4个子开关为N型晶体管、以及第二开关还具有一个反相器，其中，反相器的输入端与控制线连接、输出端分别与第二开关的4个N型晶体管的栅极连接，当控制信号为高电平时，第一开关导通，第二开关截止，当控制信号为低电平时，第一开关截止，第二开关导通。或者，设置第一开关的4个子开关为P型晶体管，第二开关的4个子开关为P型晶体管、以及第二开关还具有一个反相器，其中，反相器的输入端与控制线连接、输出端与第二开关的4个P型晶体管的栅极连接，当控制信号为高电平时，第一开关截止，第二开关导通，当控制信号为低电平时，第一开关导通，第二开关截止。

当第一开关导通时，S2输出的第二数据信号通过第一子开关611传输至第一开关晶体管621的源极，以及第二数据信号通过第三子开关613传输至第二开关晶体管622的源极；当第二开关导通时，S1输出的第一数据信号通过第五子开关615传输至第一开关晶体管621的源极，以及S3输出的第三数据信号通过第七子开关617传输至第二开关晶体管622的源极，多路选择电路处于不同选择模式。

如图4(a)所示，可选的，多路选择电路还包括第三开关晶体管623、第四开关晶体管624、第五开关晶体管625、第六开关晶体管626，第三开关晶体管623的源极和第四开关晶体管624的源极分别连接第一数据线S1并接收第一数据信号，第三开关晶体管623的栅极连接第一时序线并接收第一时序信号，第四开关晶体管624的栅极连接第二时序线并接收第二时序信号，第五开关晶体管625的源极和第六开关晶体管626的源极分别连接第三数据线S3并接收第三数据信号，第五开关晶体管625的栅极连接第一时序线并接收第一时序信号，第六开关晶体管626的栅极连接第二时序线并接收第二时序信号。由此可知，当第一开关导通时，多路选择电路实现1:2选择模式，当第二开关导通时，多路选择电路实现1:3选择模式。

参考图4(b)所示，为本发明再一实施例提供的又一多路选择电路的示意图，如图4(b)所示多路选择电路与图4(a)所示多路选择电路的区别在于，图4(b)所示多路选择电路的控制线包括传输第一控制信号的第一控制线CL1、传输第二控制信号的第二控制线CL2。在该多路选择电路中，设置第一控制线CL1与第一开关连接、第二控制线CL2与第二开关连接。

当设置第一控制信号和第二控制信号的电平高低相反时，设置第一开关和第二开关的子开关均为P型晶体管，第一开关导通时，第二开关截止；或者，第一开关和第二开关的子开关均为N型晶体管，第一开关截止时，第二开关导通；或者，第一开关的子开关均为P型晶体管，第二开关的子开关均为N型晶体管，N型晶体管的栅极还连接至反相器的输出端，反相器的输入端与第二控制线CL2连接，第一开关导通时，第二开关截止；或者，第一开关的子开关均为N型晶体管，第二开关的子开关均为P型晶体管，P型晶体管的栅极还连接至反相器的输出端，反相器的输入端与第二控制线CL2连接，第一开关导通时，第二开关截止。

当设置第一控制信号和第二控制信号相同时，第一开关的子开关设置为P型晶体管，第二开关的子开关设置为N型晶体管；或者，第一开关的子开关设置为N型晶体管，第二开关的子开关设置为P型晶体管；或者，第一开关的子开关均为P型晶体管，第二开关的子开关均为P型晶体管，第二开关的P型晶体管的栅极还连接至反相器的输出端，反相器的输入端与第二控制线CL2连接；或者，第一开关的子开关均为N型晶体管，第二开关的子开关均为N型晶体管，N型晶体管的栅极还连接至反相器的输出端，反相器的输入端与第二控制线CL2连接。其中，第一开关的4个子开关的栅极接收第一控制信号，第二开关的4个子开关的栅极接收第二控制信号，当第一开关导通时，第二开关截止，当第二开关导通时，第一开关截止。由此多路选择电路实现数据选择功能并兼容两种选择模式。

参考图5(a)所示，本发明另一实施例提供的一显示装置的示意图，该显示装置包括：如上所述的多路选择电路，6个像素；多路选择电路包括开关电路710、驱动电路720、传输控制信号的控制下CL、传输第一时序信号CKH1的第一时序线CKL1、传输第二时序信号CKH2的第二时序线CKL2、传输第三时序信号CKH3的第三时序线CKL3、传输第一数据信号的第一数据S1、传输第二数据信号的第二数据线S2、传输第三数据信号的第三数据线S3，其中，开关电路710的第一开关包括第一P型晶体管711、第二P型晶体管712、第三P型晶体管713、第四P型晶体管714，开关电路710的第二开关包括第一N型晶体管715、第二N型晶体管716、第三N型晶体管717、第四N型晶体管718。

其中，6个像素包括：与第一开关晶体管721的漏极连接的第一像素731、与第二开关晶体管722的漏极连接的第二像素732、与第三开关晶体管723的漏极连接的第三像素733、与第四开关晶体管724的漏极连接的第四像素734、与第五开关晶体管725的漏极连接的第五像素735、与第六开关晶体管726的漏极连接的第六像素736。

可选的，多路选择电路将显示装置切换为1:3的选择模式，或者切换为1:2的选择模式。

如上所述，参考图2(c)所示的时序示意图，设置多路选择电路处于1:3选择模式，那么此时应输入使第二开关导通的控制信号，即高电平控制信号，第二开关导通，第一开关截止，在一个时钟周期中，显示装置接收三条时序线CKL1、CKL2、CKL3分别输出的时序信号CKH1、CKH2、CKH3，显示装置的显示情况如下：

t1时刻，CKH1高电平，第一数据线S1将第一数据信号传输至第三开关晶体管723的源极，第三像素733发光；

t2时刻，CKH2高电平，第一数据线S1将第一数据信号传输至第四开关晶体管724的源极，第四像素734发光；

t3时刻，CKH3高电平，第一数据线S1通过第一N型晶体管715将第一数据信号传输至第一开关晶体管721的源极，第一像素731发光；

t4时刻，CKH3高电平，第三数据线S3通过第三N型晶体管717将第三数据信号传输至第二开关晶体管722的源极，第二像素732发光；

t5时刻，CKH1高电平，第三数据线S3将第三数据信号传输至第五开关晶体管725的源极，第五像素735发光；

t6时刻，CKH2高电平，第三数据线S3将第三数据信号传输至第六开关晶体管726的源极，第六像素736发光。

由此可知，在一个时钟周期t1～t6中，显示装置的一个输入的数据线分时控制三个像素，并且6个像素在一个时钟周期的不同时刻分时显示，显示装置的输入的数据线具体是指IC信号线，任意一个像素具体是指该像素所在列的所有像素均与该IC信号线连接，因此显示装置的一个IC信号线控制三列像素。

参考图2(d)所示的时序示意图，设置多路选择电路处于1:2选择模式，那么此时应输入使第一开关导通的控制信号，即低电平控制信号，第一开关导通，第二开关截止，在一个时钟周期中，显示装置接收二个时序信号CKH1、CKH2，显示装置的显示情况如下：

t1时刻，CKH1高电平，第一数据线S1将第一数据信号传输至第三开关晶体管723的源极，第三像素733发光；

t2时刻，CKH2高电平，第一数据线S2将第一数据信号传输至第四开关晶体管724的源极，第四像素734发光；

t3时刻，CKH1高电平，第二数据线S2通过第一P型晶体管711将第二数据信号传输至第一开关晶体管721的源极，第一像素731发光；

t4时刻，CKH2高电平，第二数据线S2通过第三P型晶体管713将第二数据信号传输至第二开关晶体管722的源极，第二像素732发光；

t5时刻，CKH1高电平，第三数据线S3将第三数据信号传输至第五开关晶体管725的源极，第五像素735发光；

t6时刻，CKH2高电平，第三数据线S3将第三数据信号传输至第六开关晶体管726的源极，第六像素736发光。

由此可知，在一个时钟周期t1～t6中，显示装置的一个输入的数据线分时控制两个像素，并且6个像素在一个时钟周期的不同时刻分时显示，因此显示装置的一个IC信号线控制两列像素。

可选地，显示装置上可设置第一像素731为B1、第二像素732为R2、第三像素733为R1、第四像素734为G1、第五像素735为G2、第六像素736为B2。

参考图5(b)所示，本发明另一实施例提供的又一显示装置的示意图，那么显示装置中的多路选择电路工作时，以1:3多路选择电路为例进行描述。

当S1输出的第一数据信号传输至第三像素733R1时，通过一个开关晶体管，即第三开关晶体管723，当S3输出的第三数据信号传输至第二像素732R2时，通过开关电路中的一个晶体管，再通过第二开关晶体管722，由于晶体管的电阻非常大，并且第三像素733R1和第二像素732R2对应不同列的R像素，因此会造成不同列R像素所连接的数据线的负载不一致，有可能出现使不同列R像素出现斑点、波纹等缺陷，即Mura。同样的，第一数据线S1向第一像素731B1传输数据信号、第三数据线S3向第六像素736B2传输数据信号时，两列B像素也可能同样出现Mura风险。相同的当显示装置为1:2时，Mura风险同样存在，因此为了避免出现Mura，可通过在对应的像素上增加一个晶体管的方式解决。

可选地，第三像素733R1与第三开关晶体管723之间还连接有第一驱动晶体管727，第三开关晶体管723的栅极和第一驱动晶体管727的栅极连接、第三开关晶体管723的漏极和第一驱动晶体管727的源极连接、第一驱动晶体管727的漏极和第三像素733连接，在此第三开关晶体管723的栅极和第一驱动晶体管727的栅极互连之后，连接至第一时序线CKL1，由此第一数据信号传输至第三像素733R1时需经过一个开关晶体管和一个驱动晶体管，第三数据信号传输至第二像素732R2时经过两个晶体管，避免了显示装置不同的R列像素出现Mura风险。

第六像素736B2与第六开关晶体管726之间还连接有第二驱动晶体管728，第六开关晶体管726的栅极和第二驱动晶体管728的栅极连接、第六开关晶体管726的漏极和第二驱动晶体管728的源极连接、第二驱动晶体管728的漏极和第六像素736连接，在此第六开关晶体管726的栅极和第二驱动晶体管728的栅极互连之后，连接至第二时序线CKL2，由此第一数据信号传输至第一像素731B1时经过两个晶体管、第三数据信号传输至第六像素736B2时经过一个开关晶体管和一个驱动晶体管，因此避免了显示装置出现Mura风险。

参考图5(c)所示，本发明另一实施例提供的再一显示装置的平面示意图，该显示装置为手机、平板电脑等装置，该显示装置对数据信号具有较强的适应性。

本发明通过使开关电路同时兼容第一工作模式和第二工作模式，并可在两种工作模式中切换，以实现具有开关电路的多路选择电路兼容1:3和1:2的选择模式，多路选择电路还可在1:3和1:2的选择模式中任意切换，相应的，具有多路选择电路的显示装置能够同时兼容两种多路选择模式，提高了显示装置对数据信号的适应性。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (17)

1.一种多路选择电路，其特征在于，包括：传输第一数据信号的第一数据线，传输第二数据信号的第二数据线，传输第三数据信号的第三数据线，传输控制信号的控制线，传输时序信号的时序线，开关电路，驱动电路；

所述开关电路包括：第一开关和第二开关，所述第一开关包括：第一子开关、第二子开关、第三子开关和第四子开关，所述第二开关包括：第五子开关、第六子开关、第七子开关和第八子开关；

所述驱动电路至少包括：第一开关晶体管、第二开关晶体管、第三开关晶体管、第四开关晶体管、第五开关晶体管和第六开关晶体管，所述第三开关晶体管的栅极、所述第四开关晶体管的栅极、所述第五开关晶体管的栅极、所述第六开关晶体管的栅极分别接收所述时序信号，所述第三开关晶体管的源极和所述第四开关晶体管的源极分别接收所述第一数据信号，所述第五开关晶体管的源极和所述第六开关晶体管的源极分别接收所述第三数据信号；

所述开关电路接收所述控制信号、所述时序信号、所述第一数据信号、所述第二数据信号和所述第三数据信号，并根据所述控制信号和所述时序信号分别处于第一工作模式和第二工作模式，

在所述第一工作模式下，所述开关电路将所述第二数据信号分时的分别传输至所述第一开关晶体管和所述第二开关晶体管；

在所述第二工作模式下，所述开关电路将所述第一数据信号传输至所述第一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。

2.根据权利要求1所述的多路选择电路，其特征在于，所述时序线具体包括：传输第一时序信号的第一时序线、传输第二时序信号的第二时序线、传输第三时序信号的第三时序线；

所述第一时序线向所述第三开关晶体管的栅极、所述开关电路、所述第五开关晶体管的栅极分别传输所述第一时序信号；所述第二时序线向所述第四开关晶体管的栅极、所述开关电路、所述第六开关晶体管的栅极分别传输所述第二时序信号；所述第三时序线向所述开关电路传输所述第三时序信号。

3.根据权利要求2所述的多路选择电路，其特征在于，所述第三时序线还包括同或门；其中，所述第一时序线与所述同或门的第一输入端连接，所述第二时序线与所述同或门的第二输入端连接，所述同或门的输出端输出所述第三时序信号。

4.根据权利要求1所述的多路选择电路，其特征在于，当所述开关电路接收的所述控制信号使所述第一开关导通时，在所述时序信号控制下，所述开关电路通过所述第一开关将所述第二数据信号分时的分别传输至所述第一开关晶体管和所述第二开关晶体管；

当所述开关电路接收的所述控制信号使所述第二开关导通时，在所述时序信号控制下，所述开关电路通过所述第二开关将所述第一数据信号传输至所述第一开关晶体管，以及将所述第三数据信号传输至所述第二开关晶体管。

5.根据权利要求4所述的多路选择电路，其特征在于，所述第一开关和所述第二开关分别与所述控制线、所述时序线连接，以在所述控制信号和所述时序信号的控制下导通或截止；所述第一开关还与所述第二数据线连接，以将所述第二数据信号分时的分别传输至所述第一开关晶体管的源极和所述第二开关晶体管的源极；所述第二开关还分别与所述第一数据线和所述第三数据线连接，并将所述第一数据信号传输至第一开关晶体管的源极，以及将所述第三数据信号传输至所述第二开关晶体管的源极。

6.根据权利要求5所述的多路选择电路，其特征在于，所述第一开关包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管，所述第二开关包括：第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管；或者，所述第一开关包括：第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管，所述第二开关包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管；

所述第一开关的4个晶体管的栅极分别接收所述控制信号，所述第二开关的4个晶体管的栅极分别接收所述控制信号。

7.根据权利要求6所述的多路选择电路，其特征在于，所述开关电路具体为：第一N型晶体管的漏极和第一P型晶体管的源极分别连接至所述第一开关晶体管的源极，第二N型晶体管的漏极和第二P型晶体管的源极分别连接至所述第一开关晶体管的栅极，第三N型晶体管的漏极和第三P型晶体管的源极分别连接至所述第二开关晶体管的源极，第四N型晶体管的漏极和第四P型晶体管的源极分别连接至所述第二开关晶体管的栅极；

所述第二N型晶体管的源极、所述第二P型晶体管的漏极、所述第四N型晶体管的源极、所述第四P型晶体管的漏极分别接收所述时序信号；

当所述第一开关由4个P型晶体管组成，所述第二开关由4个N型晶体管组成时，所述第一N型晶体管的源极接收所述第一数据信号，所述第一P型晶体管的漏极和所述第三P型晶体管的漏极分别接收所述第二数据信号，所述第三N型晶体管的源极接收所述第三数据信号；

当所述第一开关由4个N型晶体管组成，所述第二开关由4个P型晶体管组成时，所述第一P型晶体管的漏极接收所述第一数据信号，所述第一N型晶体管的源极和所述第三N型晶体管的源极分别接收所述第二数据信号，所述第三P型晶体管的漏极接收所述第三数据信号。

8.根据权利要求5所述的多路选择电路，其特征在于，所述第一开关包括：第一P型晶体管、第二P型晶体管、第三P型晶体管、第四P型晶体管，所述第二开关包括：第五P型晶体管、第六P型晶体管、第七P型晶体管、第八P型晶体管、分别与该4个P型晶体管栅极连接的第一反相器，当该第一反相器接收的所述控制信号为高电平时，所述第二开关导通；或者，

所述第一开关包括：第一N型晶体管、第二N型晶体管、第三N型晶体管、第四N型晶体管，所述第二开关包括：第五N型晶体管、第六N型晶体管、第七N型晶体管、第八N型晶体管、分别与该4个N型晶体管栅极连接的第二反相器，当该第二反相器接收的所述控制信号为低电平时，所述第二开关导通。

9.根据权利要求5所述的多路选择电路，其特征在于，所述控制线包括：传输第一控制信号的第一控制线和传输第二控制信号的第二控制线；

所述第一控制信号控制所述第一开关的导通和截止，所述第二控制信号控制所述第二开关的导通和截止。

10.根据权利要求9所述的多路选择电路，其特征在于，所述第一开关接收所述第一控制信号，所述第二开关接收所述第二控制信号；或者，所述第一开关接收所述第二控制信号，所述第一开关接收所述第一控制信号。

11.一种多路选择电路，其特征在于，包括：第一开关和第二开关，所述第一开关包括第一子开关、第二子开关、第三子开关、第四子开关，所述第二开关包括第五子开关、第六子开关、第七子开关和第八子开关；

所述多路选择电路还包括第一开关晶体管、第二开关晶体管、传输第一数据信号的第一数据线、传输第二数据信号的第二数据线、传输第三数据信号的第三数据线、传输第一时序信号的第一时序线、传输第二时序信号的第二时序线、传输第三时序信号的第三时序线；

所述第一开关晶体管的源极通过所述第一子开关接收所述第二数据信号、通过所述第五子开关接收所述第一数据信号，所述第一开关晶体管的栅极通过所述第二子开关接收所述第一时序信号、通过所述第六子开关接收所述第三时序信号；

所述第二开关晶体管的源极通过所述第三子开关接收所述第二数据信号、通过所述第七子开关接收所述第三数据信号，所述第二开关晶体管的栅极通过所述第四子开关接收所述第二时序信号、通过所述第八子开关接收所述第三时序信号；

所述第一开关的4个子开关同时导通或截止，所述第二开关的4个子开关同时导通或截止；所述第一开关导通时，所述第二开关截止，所述第一开关截止时，所述第二开关导通。

12.根据权利要求11所述的多路选择电路，其特征在于，所述多路选择电路还包括传输控制信号的控制线；所述第一开关的4个子开关均为P型晶体管，所述第二开关的4个子开关均为N型晶体管；或者，所述第一开关的4个子开关均为N型晶体管，所述第二开关的4个子开关均为P型晶体管；

所述P型晶体管的栅极和所述N型晶体管的栅极连接所述控制线以接收所述控制信号，当所述控制信号为高电平时，所述N型晶体管导通，所述P型晶体管截止，当所述控制信号为低电平时，所述N型晶体管截止，所述P型晶体管导通。

13.根据权利要求11所述的多路选择电路，其特征在于，所述多路选择电路还包括传输第一控制信号的第一控制线、传输第二控制信号的第二控制线，所述第一控制信号和所述第二控制信号的电平高低相反；

所述第一开关和所述第二开关的子开关均为P型晶体管；或者，所述第一开关和所述第二开关的子开关均为N型晶体管；所述第一开关的4个子开关的栅极接收所述第一控制信号，所述第二开关的4个子开关的栅极接收所述第二控制信号。

14.根据权利要求11所述的多路选择电路，其特征在于，所述多路选择电路还包括第三开关晶体管、第四开关晶体管、第五开关晶体管、第六开关晶体管；所述第三开关晶体管的源极和所述第四开关晶体管的源极分别接收所述第一数据信号，所述第三开关晶体管的栅极接收所述第一时序信号，所述第四开关晶体管的栅极接收所述第二时序信号；

所述第五开关晶体管的源极和所述第六开关晶体管的源极分别接收所述第三数据信号，所述第五开关晶体管的栅极接收所述第一时序信号，所述第六开关晶体管的栅极接收所述第二时序信号。

15.一种显示装置，其特征在于，包括：如权利要求1-10任一项所述的多路选择电路，6个像素；

其中，6个所述像素包括：与第一开关晶体管的漏极连接的第一像素、与第二开关晶体管的漏极连接的第二像素、与第三开关晶体管的漏极连接的第三像素、与第四开关晶体管的漏极连接的第四像素、与第五开关晶体管的漏极连接的第五像素、与第六开关晶体管的漏极连接的第六像素。

16.根据权利要求15所述的显示装置，其特征在于，所述多路选择电路将所述显示面板切换为1:3的工作模式，或者切换为1:2的工作模式。

17.根据权利要求15所述的显示装置，其特征在于，所述第三像素与所述第三开关晶体管之间还连接有第一驱动晶体管，所述第三开关晶体管的栅极和所述第一驱动晶体管的栅极连接、所述第三开关晶体管的漏极和所述第一驱动晶体管的源极连接、所述第一驱动晶体管的漏极和所述第三像素连接；

所述第六像素与所述第六开关晶体管之间还连接有第二驱动晶体管，所述第六开关晶体管的栅极和所述第二驱动晶体管的栅极连接、所述第六开关晶体管的漏极和所述第二驱动晶体管的源极连接、所述第二驱动晶体管的漏极和所述第六像素连接。