CN104425367A - 硅化物形成中的双层金属沉积 - Google Patents

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Abstract

本发明提供了一种方法，包括实施第一溅射以在半导体区的表面上形成第一金属膜。使用第一离子能量实施第一溅射。该方法还包括实施第二溅射以在第一金属膜上方形成与第一金属膜接触的第二金属膜，其中第一和第二金属膜包括相同的金属。使用比第一离子能量低的第二离子能量来实施第二溅射。实施退火以使第一和第二金属膜与半导体区反应而形成金属硅化物。本发明还公开了硅化物形成中的双层金属沉积。

Description

硅化物形成中的双层金属沉积
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及硅化物形成中的双层金属沉积。
背景技术
晶体管通常包括用于形成源极区和漏极区的半导体区。金属接触插塞和半导体区之间的接触电阻较高。因此，在半导体区（诸如硅区、锗区和硅锗区）的表面上形成金属硅化物以降低接触电阻。形成接触插塞以接触硅化物区，并且接触插塞和硅化物区之间的接触电阻较低。
典型的硅化工艺包括在半导体区的表面上形成金属层，然后实施退火，使得金属层与半导体区反应以形成硅化物区。反应结束之后，金属层的上部可未发生反应。然后，实施蚀刻步骤去除金属层中未反应的部分。
随着集成电路不断小型化，硅化物区也不断变小。因此，电接触件的接触电阻不断变高。
发明内容
根据本发明的一个方面，提供了一种方法，包括：实施第一溅射以在半导体区的表面上形成第一金属膜，使用第一离子能量来实施第一溅射；实施第二溅射以在第一金属膜上方形成与第一金属膜接触的第二金属膜，第一金属膜和第二金属膜包括相同的金属，并且使用比第一离子能量低的第二离子能量来实施第二溅射；以及实施退火以使第一金属膜和第二金属膜与半导体区反应以形成金属硅化物。
优选地，第一离子能量与第二离子能量的比率大于约2。
优选地，在第一溅射和第二溅射中，在半导体区上方沉积镍。
优选地，半导体区位于介电层中的开口下方，当实施第一溅射时，半导体区的顶面暴露于开口，方法还包括：在退火之前，在第二金属膜上方形成金属氮化物覆盖层；以及在退火之后，用金属材料填充开口的剩余部分，金属材料位于金属氮化物覆盖层的上方并且与金属氮化物覆盖层接触。
优选地，该方法还包括：外延生长半导体区；在半导体区上方形成层间介电质（ILD）；以及在第一溅射之前，在ILD中形成开口以暴露半导体区。
优选地，在ILD中形成开口的过程中，保留ILD的一部分以使半导体区的面朝下的小平面嵌入在ILD中。
优选地，该方法还包括：在实施第一溅射之后，将腔室中的压力从第一压力增加至第二压力，在腔室中和第一压力下实施第一溅射，并且在腔室中和第二压力下实施第二溅射。
根据本发明的另一方面，提供了一种方法，包括：形成晶体管的栅叠件；形成晶体管的源极/漏极区，源极/漏极区与栅叠件相邻；形成层间介电质（ILD）以覆盖源极/漏极区；在ILD中形成接触开口，至少暴露源极/漏极区的顶面；在源极/漏极区的顶面上方沉积第一金属膜，使用第一离子能量来实施沉积第一金属膜；在第一金属膜上方沉积与第一金属膜接触的第二金属膜，使用比第一离子能量低的第二离子能量来沉积第二金属膜；以及实施退火，以使至少第一金属膜与源极/漏极区反应而形成金属硅化物。
优选地，在退火之后，硅化第二金属膜的一部分。
优选地，该方法还包括：在退火之前，在第二金属膜上方形成金属氮化物覆盖层。
优选地，该方法还包括：在退火之后，用金属填充开口的剩余部分，金属位于金属氮化物覆盖层上方并且与金属氮化物覆盖层接触。
优选地，源极/漏极区包括面朝向上的小平面和面朝下的小平面，并且在ILD中形成接触开口之后，面朝下的小平面隐埋在ILD的剩余部分中，而面朝上的小平面暴露于接触开口。
优选地，第一金属膜和第二金属膜包括相同的金属。
优选地，该方法还包括：在沉积第一金属膜之后，将腔室中用于沉积第一金属膜的第一压力增加至第二压力，分别在第一压力和第二压力下沉积第一金属膜和第二金属膜。
根据本发明的又一方面，提供了一种方法，包括：形成晶体管的栅叠件；形成晶体管的源极/漏极区，源极/漏极区与栅叠件相邻；形成层间介电质（ILD）以覆盖源极/漏极区；在ILD中形成接触开口，至少暴露源极/漏极区的顶面；在源极/漏极区的顶面上沉积第一金属膜；在第一金属膜上方沉积与第一金属膜接触的第二金属膜，第一金属膜和第二金属膜包括相同的金属，并且第二金属膜的薄层电阻比第一金属膜的薄层电阻低；以及实施退火，以使至少第一金属膜与源极/漏极区反应而形成金属硅化物。
优选地，使用第一离子能量来实施沉积第一金属膜，并且使用比第一离子能量低的第二离子能量来沉积第二金属膜。
优选地，该方法还包括：在退火之前，在第二金属膜上方形成金属氮化物覆盖层
优选地，该方法还包括：在退火之后，用金属材料填充开口的剩余部分，金属材料位于金属氮化物覆盖层上方并且与金属氮化物覆盖层接触。
优选地，源极/漏极区包括面朝上的小平面和面朝下的小平面，并且在ILD中形成接触开口之后，面朝下的小平面隐埋在ILD的剩余部分中，而面朝上的小平面暴露于接触开口中。
优选地，该方法还包括：在沉积第一金属膜之后，将腔室中用于沉积第一金属膜的第一压力增加至第二压力，分别在第一压力和第二压力下沉积第一金属膜和第二金属膜。
附图说明
为了更充分地理解本发明及其优点，现结合附图来参考以下描述，其中：
图1至图12是根据一些示例性实施例的在制造鳍式场效应晶体管（FinFET）和相应的接触件的中间阶段的截面图和立体图；以及
图13是根据可选实施例的FinFET的源极/漏极区和相应的接触件的截面图。
具体实施方式
以下详细论述了本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅是示例性的，而不用于限制本发明的范围。
根据不同的示例性实施例提供了鳍式场效应晶体管（FinFET）及其形成方法。示出了形成FinFET的中间阶段。还示出了形成FinFET的接触件的中间阶段。论述了实施例的变化例。在不同附图和示例性实施例中，相似的参考标号用于代表相似的元件。应当理解，虽然将FinFET用作实例来说明本发明的概念，这些概念可以很容易地应用于平面晶体管的接触形成。
图1至图12是根据一些示例性实施例的制造FinFET和相应的接触件的中间阶段的截面图和立体图。图1示出了初始结构的立体图。初始结构包括具有衬底20的晶圆100。衬底20可以是半导体衬底，其还可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。可以用p型和n型杂质掺杂衬底20。可以形成隔离区（诸如浅沟槽隔离（STI）区22）以从衬底20的顶面延伸至衬底20内，其中衬底20的顶面是晶圆100的主表面100A。衬底20中介于相邻的STI区22之间的部分被称为半导体带21。半导体带21的顶面可与STI区22的顶面基本上彼此平齐。
图2和图3示出了根据一些实施例的用图3中的半导体带24取代图1中的半导体带21。在可选实施例中，未取代图1中的半导体带21，因此将其用作图4至图13所示的半导体带24。参考图2，去除半导体带21的上部的至少一部分或者基本全部。因此，在STI区22中形成凹槽23。接下来，实施外延生长以在凹槽23中外延生长半导体带24，从而形成图3中的结构。半导体带24的晶格常数可以大于、基本上等于或小于衬底20的晶格常数。在一些实施例中，半导体带24包含硅锗、Ⅲ-Ⅴ族化合物半导体等。半导体带24中的硅锗的锗原子百分比可以大于约15%或介于约15%和约60%之间。锗原子百分比也可以更高，例如，半导体带24可以基本是锗原子百分比大于约95%的纯锗区。在半导体带24的外延生长过程中，可以随着进程或外延生长来原位掺杂诸如硼的p型杂质。然后，使STI区22凹进，从而半导体带24的顶部高于STI区22的顶面以形成半导体鳍24’。
参考图4，在半导体鳍24’的顶面和侧壁上形成栅叠件29。栅叠件29包括栅极介电质27和位于栅极介电质27上方的栅电极26。例如，可以使用多晶硅形成栅电极26，但是，也可以使用诸如金属硅化物、金属氮化物等的其他材料。例如，栅叠件29还可以包括位于栅电极26上方的硬掩模层（未示出），例如，硬掩模层可以包括氮化硅。栅叠件29跨越多个半导体鳍24’和/或STI区22。栅叠件29的纵长方向也可以基本上垂直于半导体鳍24’的纵长方向。在一些实施例中，栅叠件29形成所产生的FinFET的栅叠件。在可选实施例中，栅叠件29是伪栅叠件，并且在后续步骤中将被取代栅极取代。
接下来，也如图4中所示，在栅叠件29的侧壁上形成栅极间隔件28。在一些实施例中，栅极间隔件28包括氧化硅、氮化硅等，并且可以具有多层结构。
参考图5，实施蚀刻步骤以蚀刻半导体鳍24’中未被栅叠件29和栅极间隔件28覆盖的部分。因此，产生的凹进半导体24的顶面可以基本上与STI区22的顶面22A平齐或比其低。在STI区22之间相应地形成凹槽31。凹槽31位于栅叠件29的相对两侧。接下来，如图6所示，通过在凹槽31中选择性生长半导体材料来形成外延区30。在一些实施例中，外延区30包括硅锗。可选地，外延区30由纯锗或基本上纯的锗（例如，锗原子百分比约大于95%）形成。在用外延区30填充凹槽31之后，外延区30的进一步外延生长使外延区30水平地扩张，并且开始形成小平面（facet）。此外，由于外延区30的横向生长，STI区22的一部分顶面22A位于部分外延区30下方并与其对准。
在外延生长步骤之后，外延区域30可以被注入以形成源极区和漏极区，也使用参考标号30来标示源极区和漏极区。源极区和漏极区位于栅叠件29的相对两侧，并且可以覆盖STI区22的部分表面22A并且与其重叠。
图7示出了形成缓冲氧化层32、接触孔蚀刻停止层（CESL）34和层间介电质（ILD）36之后的结构的立体图。在一些实施例中，缓冲氧化层32包括氧化硅，而CESL34包括氮化硅、硅碳氮化物等。例如，可以使用原子层沉积（ALD）形成缓冲氧化层32和CESL34。ILD36可包括例如使用可流动的化学汽相沉积（FCVD）形成的可流动氧化物。可以实施化学机械抛光（CMP）以使ILD36、栅叠件29和栅极间隔件28的顶面彼此平齐。
接下来，去除ILD36的部分36A以形成接触开口，其中，去除的部分36A位于栅叠件29的相对两侧。图8示出了一个接触开口38。图8至图13是由包含图7中线A-A的相同垂直平面所获得的截面图。如图8所示，使ILD36凹进，因此接触开口38位于ILD36中。源极区和漏极区30包括多个彼此隔开的铲状外延区。外延区30可以具有小平面30A和30B。小平面30A是面朝上的小平面而小平面30B是面朝下的小平面。小平面30A和30B可以位于外延区30的＜111＞平面上，外延区30可以包括硅锗或基本上为纯锗（例如，掺有或不掺有硼）。在小平面30A和30B上形成缓冲氧化层32。在缓冲氧化层32上形成CESL34。缓冲氧化层32和CESL34都可以是共形层。
在一些实施例中，将ILD36凹进至一定层面从而至少暴露CESL34的位于外延区30的顶面上的这一部分。CESL34的顶部和下面的缓冲层32（如果有）也被去除，以暴露外延区30的顶面。在一些实施例中，如图8所示，面朝上的小平面30A部分暴露于接触开口38，其中，面朝上的小平面的上部露出而面朝上的小平面的下部隐埋在ILD36中。在可选实施例中，基本上面朝上的小平面30A全部被ILD36覆盖。在又一可选实施例中，基本上面朝上的小平面30A全部暴露于接触开口38。面朝下的小平面30B可以隐埋在ILD36中。
参考图9，例如，使用物理汽相沉积（PVD）（溅射）来沉积金属层40。在一些实施例中，金属层40包括镍。可选地，也可以使用诸如钴、铂等的其他金属。金属层40的厚度T1可以介于约和约之间的范围内。然而，应当理解，在说明书中所列举的这些值仅仅是实例，并且可以被改变为不同的值。
使用第一离子能E1沉积金属层40。离子能是被沉积以形成金属层40的金属离子的能量。第一离子能E1相对较高，因此所产生的金属层40是多孔的。此外，由于具有相对较高的能量，溅射金属的更多离子渗透进入ILD36内以到达更深的位置，例如，到达示出的位置43。这一优点导致随后形成的硅化物区的面积的增加，因此可以降低接触电阻。在一些示例性实施例中，第一离子能E1介于约200eV和约300eV的范围内，但是可以使用更高或更低的能量。此外，在金属层40的沉积过程中，用于形成金属层40的腔室可以具有小于约10毫托尔的第一压力P1。
图10A示出了在金属层40上方形成金属层42。例如，也可以使用PVD沉积金属层42。金属层40和42可以包括相同的金属或不同的金属。例如，金属层42可以包括镍、钴和铂等。金属层42的厚度T2可以介于约和约的范围内，但是厚度T2可以更大或更小。可以在同一工艺室内沉积金属层40和42，而不会在形成金属层40和42的过程之间破坏真空条件。
使用比第一离子能E1低的第二离子能E2来沉积金属层42。在一些实施例中，E1/E2的比率大于约2，并且可以大于约4。第二离子能E2相对较低，因此所产生的金属层42比金属层40具有更少的孔。实验结果表明，即使当两个金属层40和42都是由相同的金属形成，金属层40的薄层电阻也比金属层42的薄层电阻更高。这表明，金属层40比金属层42具有更多的孔。值得注意的是，由于使用相对较高的离子能量来沉积金属层40，它可能会出现悬垂部分（overhang），这在图9中被示意性地示为44。由于采用相对较低的离子能量形成，金属层42更少倾向于出现悬垂部分。此外，用于形成金属层42的腔室的压力比用于沉积金属层40的腔室的压力更高。例如，在开始形成金属层42之前，可以将用于形成金属层40和42的腔室中的压力调整到第二压力P2，其介于约40毫托尔和约60毫托尔之间。在沉积金属层42过程中保持第二压力P2。根据一些实施例，P2/P1的比率可以大于约4。相对较高的压力，也增大了对悬垂的控制，从而产生更少的悬垂部分。
可以使用图10B来解释悬垂的不利影响，其中，图10B示出的结构是由图10A中的平面截线10B-10B所截取的。如图10B所示，在示出的平面中，槽形接触开口38可以具有高纵横比，因此悬垂部分44可能导致在后续填充开口38的工艺中出现困难，并且由于在顶部的开口38的提前（pre-mature）密封，可能会在产生的接触插塞中形成空隙。因此，通过控制沉积金属层42的工艺条件，消除了悬垂的不利影响。
图10A也示出了覆盖层46的形成。根据一些实施例，覆盖层46包括金属氮化物，诸如氮化钛和氮化钽等。在可选实施例中，覆盖层46包括底部子层和位于底部子层上方的顶部子层。在一些示例性实施例中，底部子层是钛层，而顶部子层是氮化钛层。在可选实施例中，底部子层是钽层，而顶部子层是氮化钽层。底部子层的厚度可以介于约和约之间。顶部子层的厚度可以介于约和约之间。例如，可以使用原子层沉积（ALD）形成覆盖层46。
参考图11，实施退火。根据一些实施例，例如，使用热浸、尖峰退火、闪光退火、激光退火等实施退火。退火时间可以介于约0.1毫秒和几分钟的范围内。在退火过程中，退火区的温度可以介于约300℃和1200℃之间。由于退火，通过金属层40和42与外延区30之间的反应生成了金属硅化物层50。在说明书中，术语“金属硅化物”和“金属硅化物/锗化物”用作金属硅化物、金属锗化物和金属硅锗化物的总称。例如，硅化物层50可以包括硅化镍或硅锗化镍。在一些实施例中，金属层40和42（图10A）中与外延区30相邻的部分被完全消耗，并且覆盖层46与硅化物层50接触。在可选实施例中，金属层40被完全消耗，而金属层42被部分消耗，因此，剩余的金属层42位于硅化物层50的上方，并且层46位于剩余的金属层42的上部的上方，并且与其接触。
参考图12，用导电材料51填充剩余的接触开口38（图11）。在一些实施例中，导电材料51包括钨。在可选实施例中，导电材料51包括其他金属或金属合金，诸如铝、铜等。根据一些实施例，由于已经减少了层40和42悬垂，所以未去除层42和覆盖层46中未反应的部分，并且因此在填充接触开口38中，即使没有去除层40和42，也不会形成空隙。在可选实施例中，在填充接触开口38之前，去除覆盖层46和层42的剩余部分。在填充导电材料51之后，实施化学机械抛光（CMP）以去除导电材料51的过量部分。剩余的导电材料51和剩余的金属层40和42以及覆盖层46（如果有）组合在一起形成接触插塞52。
图13示出了根据可选实施例的接触插塞和源极/漏极区。除了外延区30（源极/漏极区）被合并以形成连续的源极/漏极区之外，这些实施例类似于图12中的实施例。因此，源极/漏极硅化物区50也延伸在多个外延区上方。
本发明的实施例具有一些有利特征。由于高离子能量的使用，使得用于硅化的金属层是多孔的，因此，金属层中的金属原子易于扩散到下面的半导体区并且形成硅化物层。此外，注入到ILD内的金属离子也可以扩散至半导体区中面朝上的小平面，并且在那里形成硅化物区。特别地，由于面朝上的小平面是倾斜的，通过增加能量，金属离子可以达到更多的面朝上的小平面。因此，通过使用高离子能量沉积多孔金属层，增大了产生的硅化物层的面积，从而降低了接触电阻。另一方面，通过使用低离子能量在多孔金属层上方形成金属层，控制了悬垂问题。
根据一些实施例中，一种方法包括实施第一溅射以在半导体区的表面上形成第一金属膜。使用第一离子能量实施第一溅射。该方法还包括实施第二溅射以在第一金属膜上方形成与第一金属膜接触的第二金属膜，其中第一和第二金属膜包括相同的金属。使用比第一离子能量低的第二离子能量来实施第二溅射。实施退火以使第一和第二金属膜与半导体区反应以形成金属硅化物。
根据其他实施例，一种方法包括：形成晶体管的栅叠件；形成晶体管的源极/漏极区，其中源极/漏极区与栅叠件相邻；以及形成ILD以覆盖源极/漏极区。在ILD中形成接触开口，其中至少暴露源极/漏极区的顶面。在源极/漏极区的顶面上方沉积第一金属膜，其中使用第一离子能量来实施沉积第一金属膜的步骤。在第一金属膜上方沉积与第一金属膜接触的第二金属膜。使用比第一离子能量低的第二离子能量来沉积第二金属膜。实施退火，使得至少第一金属膜与源极/漏极区反应而形成金属硅化物。
根据又一些实施例，一种方法包括形成晶体管的栅叠件以及形成晶体管的源极/漏极区，其中源极/漏极区与栅叠件相邻。形成ILD以覆盖源极/漏极区。在ILD中形成接触开口，其中至少暴露源极/漏极区的顶面。该方法还包括在半导体区的顶面上沉积第一金属膜以及在第一金属膜上方沉积与第一金属膜接触的第二金属膜。第一和第二金属膜包括相同的金属，并且第二金属膜的薄层电阻比第一金属膜的薄层电阻低。实施退火，以使至少第一金属膜与源极/漏极区反应而形成金属硅化物。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，在不背离所附权利要求所限定的本发明的精神和范围的情况下，可做出各种改变、替代和变化。此外，本申请的范围不旨在限于本说明书中所述的工艺、机器装置、制造、物质组成、工具、方法和步骤的具体实施例。本领域的技术人员将容易从本发明理解，根据本发明，可以利用现有的或今后将开发的、与本发明所述相应实施例执行基本相同的功能或者实现基本相同的结果的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的保护范围内。此外，每一个权利要求组成单独的实施例，病且不同权利要求和实施例的组合包括在本发明的范围内。

Claims (10)

1.一种方法，包括：
实施第一溅射以在半导体区的表面上形成第一金属膜，使用第一离子能量来实施所述第一溅射；
实施第二溅射以在所述第一金属膜上方形成与所述第一金属膜接触的第二金属膜，所述第一金属膜和第二金属膜包括相同的金属，并且使用比所述第一离子能量低的第二离子能量来实施所述第二溅射；以及
实施退火以使所述第一金属膜和第二金属膜与所述半导体区反应以形成金属硅化物。
2.根据权利要求1所述的方法，其中，所述第一离子能量与所述第二离子能量的比率大于约2。
3.根据权利要求1所述的方法，其中，在所述第一溅射和所述第二溅射中，在所述半导体区上方沉积镍。
4.根据权利要求1所述的方法，其中，所述半导体区位于介电层中的开口下方，当实施所述第一溅射时，所述半导体区的顶面暴露于所述开口，所述方法还包括：
在所述退火之前，在所述第二金属膜上方形成金属氮化物覆盖层；以及
在所述退火之后，用金属材料填充所述开口的剩余部分，所述金属材料位于所述金属氮化物覆盖层的上方并且与所述金属氮化物覆盖层接触。
5.根据权利要求1所述的方法，还包括：
外延生长所述半导体区；
在所述半导体区上方形成层间介电质（ILD）；以及
在所述第一溅射之前，在所述ILD中形成开口以暴露所述半导体区。
6.根据权利要求5所述的方法，其中，在所述ILD中形成所述开口的过程中，保留所述ILD的一部分以使所述半导体区的面朝下的小平面嵌入在所述ILD中。
7.根据权利要求1所述的方法，还包括：
在实施所述第一溅射之后，将腔室中的压力从第一压力增加至第二压力，在所述腔室中和所述第一压力下实施所述第一溅射，并且在所述腔室中和所述第二压力下实施所述第二溅射。
8.一种方法，包括：
形成晶体管的栅叠件；
形成所述晶体管的源极/漏极区，所述源极/漏极区与所述栅叠件相邻；
形成层间介电质（ILD）以覆盖所述源极/漏极区；
在所述ILD中形成接触开口，至少暴露所述源极/漏极区的顶面；
在所述源极/漏极区的顶面上方沉积第一金属膜，使用第一离子能量来实施沉积所述第一金属膜；
在所述第一金属膜上方沉积与所述第一金属膜接触的第二金属膜，使用比所述第一离子能量低的第二离子能量来沉积所述第二金属膜；以及
实施退火，以使至少所述第一金属膜与所述源极/漏极区反应而形成金属硅化物。
9.根据权利要求8所述的方法，其中，在所述退火之后，硅化所述第二金属膜的一部分。
10.一种方法，包括：
形成晶体管的栅叠件；
形成所述晶体管的源极/漏极区，所述源极/漏极区与所述栅叠件相邻；
形成层间介电质（ILD）以覆盖所述源极/漏极区；
在所述ILD中形成接触开口，至少暴露所述源极/漏极区的顶面；
在所述源极/漏极区的顶面上沉积第一金属膜；
在所述第一金属膜上方沉积与所述第一金属膜接触的第二金属膜，所述第一金属膜和所述第二金属膜包括相同的金属，并且所述第二金属膜的薄层电阻比所述第一金属膜的薄层电阻低；以及
实施退火，以使至少所述第一金属膜与所述源极/漏极区反应而形成金属硅化物。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952909A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9796794B2 (en) 2012-12-20 2017-10-24 LANXSS, Inc. Ionomer comprising pendant vinyl groups and processes for preparing same
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9076823B2 (en) 2013-09-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer metal deposition in silicide formation
US10374088B2 (en) * 2015-06-16 2019-08-06 International Business Machines Corporation Low parasitic capacitance and resistance finFET device
US9882005B2 (en) * 2015-06-22 2018-01-30 International Business Machines Corporation Fully depleted silicon-on-insulator device formation
US9356125B1 (en) * 2015-07-28 2016-05-31 United Microelectronics Corp. Manufacturing method of semiconductor structure
US10164059B2 (en) * 2015-09-04 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and fabricating method thereof
US9576908B1 (en) * 2015-09-10 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure, fabricating method thereof, and semiconductor device using the same
KR102467848B1 (ko) * 2015-10-12 2022-11-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN109075194B (zh) * 2015-12-26 2021-10-29 英特尔公司 受限且可伸缩的防护帽
KR102486477B1 (ko) * 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10269621B2 (en) * 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same
US10522680B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet semiconductor device structure with capped source drain structures
US11031286B2 (en) * 2018-03-01 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11810960B2 (en) * 2020-07-31 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structures in semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1214534A (zh) * 1997-10-09 1999-04-21 日本电气株式会社 有硅化物层的半导体器件的制造方法
US20080311711A1 (en) * 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
TW200919636A (en) * 2007-08-24 2009-05-01 Spansion Llc Process of forming an electronic device including depositing layers within openings
CN102197457A (zh) * 2008-10-22 2011-09-21 应用材料股份有限公司 用增强的铜离子化pvd进行铜籽晶悬突再溅射

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156632A (en) * 1997-08-15 2000-12-05 Micron Technology, Inc. Method of forming polycide structures
US6121139A (en) * 1998-06-29 2000-09-19 Taiwan Semiconductor Manufacturing Company Ti-rich TiN insertion layer for suppression of bridging during a salicide procedure
JP3175725B2 (ja) * 1999-02-24 2001-06-11 日本電気株式会社 半導体装置の製造方法
US7888729B2 (en) * 2008-08-26 2011-02-15 International Business Machines Corporation Flash memory gate structure for widened lithography window
US8435893B1 (en) * 2011-11-23 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of formation
US9076823B2 (en) * 2013-09-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer metal deposition in silicide formation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1214534A (zh) * 1997-10-09 1999-04-21 日本电气株式会社 有硅化物层的半导体器件的制造方法
US20080311711A1 (en) * 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
TW200919636A (en) * 2007-08-24 2009-05-01 Spansion Llc Process of forming an electronic device including depositing layers within openings
CN102197457A (zh) * 2008-10-22 2011-09-21 应用材料股份有限公司 用增强的铜离子化pvd进行铜籽晶悬突再溅射

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952909A (zh) * 2016-01-06 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106952909B (zh) * 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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US9905670B2 (en) 2018-02-27
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