CN104362084B - 低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管 - Google Patents

低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管 Download PDF

Info

Publication number
CN104362084B
CN104362084B CN201410524654.4A CN201410524654A CN104362084B CN 104362084 B CN104362084 B CN 104362084B CN 201410524654 A CN201410524654 A CN 201410524654A CN 104362084 B CN104362084 B CN 104362084B
Authority
CN
China
Prior art keywords
low
polysilicon film
temperature polysilicon
layer
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410524654.4A
Other languages
English (en)
Other versions
CN104362084A (zh
Inventor
葛泳
刘玉成
朱涛
顾维杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Vistar Optoelectronics Co Ltd
Original Assignee
Kunshan New Flat Panel Display Technology Center Co Ltd
Kunshan Guoxian Photoelectric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kunshan New Flat Panel Display Technology Center Co Ltd, Kunshan Guoxian Photoelectric Co Ltd filed Critical Kunshan New Flat Panel Display Technology Center Co Ltd
Priority to CN201410524654.4A priority Critical patent/CN104362084B/zh
Publication of CN104362084A publication Critical patent/CN104362084A/zh
Application granted granted Critical
Publication of CN104362084B publication Critical patent/CN104362084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/205—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy using reduction or decomposition of a gaseous compound yielding a solid condensate, i.e. chemical deposition
    • H01L21/2053—Expitaxial deposition of elements of Group IV of the Periodic System, e.g. Si, Ge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Abstract

一种低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管，所述低温多晶硅薄膜的制备方法包括：在基板的第一缓冲层上沉积第一非晶硅层，并对所述第一非晶硅层进行准分子激光退火，形成第一多晶硅膜层；在所述第一多晶硅膜层上沉积第二非晶硅层，并对所述第二非晶硅层进行准分子激光退火，形成第二多晶硅膜层。上述低温多晶硅薄膜及其制备方法，能够使多晶硅表面凸起高度降低，多晶硅晶粒分布更均匀，且在整个制备过程中不引入其它物质。

Description

低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管
技术领域
本发明涉及多晶硅技术领域，特别是涉及一种低温多晶硅薄膜、一种低温多晶硅薄膜的制备方法以及一种由该低温多晶硅薄膜制成的低温多晶硅薄膜晶体管。
背景技术
有机发光显示器件(OLED)是主动发光器件，相比现在的主流平板显示技术薄膜晶体管液晶显示器(TFT-LCD)，OLED具有高对比度、广视角、低功耗、体积更小等优点，故OLED有望成为继LCD之后的下一代平板显示技术，是目前平板显示技术中受到关注最多的技术之一。
目前，主要使用低温多晶硅薄膜晶体管(LTPS-TFT)驱动OLED发光，其中，低温多晶硅薄膜用于LTPS-TFT，现有技术中的沉积非晶硅层后的剖面示意图如图1所示，先在基板1(玻璃衬底)上使用化学气相沉积的方法沉积缓冲层2，然后在缓冲层2上沉积非晶硅以形成非晶硅层3；接着，使用固相结晶或者准分子激光退火(ELA)的方法将非晶硅层3转化为多晶硅，形成多晶硅膜层4，如图2所示，为现有技术中形成多晶硅膜层后的剖面示意图；最后，将多晶硅膜层4中的多晶硅刻蚀成硅岛形状并依次在上面沉积绝缘层和栅极金属层，形成低温多晶硅薄膜晶体管。
其中，当采用ELA方法进行结晶时，非晶硅会被高能量的激光完全融化，融化后的非晶硅会进行再结晶，在再结晶的过程中，晶界处会因挤压的作用而生成凸起，这些凸起的高度达到多晶硅本身的厚度的两倍以上。后续多晶硅作为薄膜晶体管(TFT)的沟道时，这些凸起会成为载流子迁移的障碍，从而降低TFT器件的性能。
目前，已有人提出降低ELA后多晶硅表面凸起的方法，该方法先使用酸类物质对凸起物进行刻蚀处理，然后再进行第二次ELA晶化，最后得到相对平坦的多晶硅表面。该方法需要对多晶硅表面进行刻蚀处理，从而会带来污染问题，而薄膜晶体管的沟道对杂质非常敏感，沟道的污染会引起阈值电压漂移等现象，造成器件失效。
发明内容
基于此，有必要针对多晶硅表面凸起物过高以及引入杂质的问题，提供一种低温多晶硅薄膜及其制备方法。
一种低温多晶硅薄膜的制备方法，所述方法包括：
在基板的第一缓冲层上沉积第一非晶硅层，并对所述第一非晶硅层进行准分子激光退火，形成第一多晶硅膜层；
在所述第一多晶硅膜层上沉积第二非晶硅层，并对所述第二非晶硅层进行准分子激光退火，形成第二多晶硅膜层。
在其中一个实施例中，所述在基板的第一缓冲层沉积第一非晶硅层的步骤之前，还包括以下步骤：通过化学气相沉积法，在基板上沉积第一缓冲层。
在其中一个实施例中，所述第一缓冲层为氧化硅或氮化硅，或氧化硅和氮化硅的叠层材料。
在其中一个实施例中，所述氧化硅和氮化硅的叠加材料中氧化硅的厚度为50-300纳米，氮化硅的厚度为30-100纳米。
在其中一个实施例中，所述第一非晶硅层和第二非晶硅层的厚度均为30-70纳米。
在其中一个实施例中，在所述第一多晶硅膜层上沉积第二非晶硅层前，通过化学气相沉积法，在所述第一多晶硅膜层上沉积第二缓冲层。
在其中一个实施例中，所述第二缓冲层为氧化硅，所述氧化硅的厚度为50-300纳米。
在其中一个实施例中，所述第二缓冲层为氮化硅，或氧化硅和氮化硅的叠加材料。
还有必要提供一种低温多晶硅薄膜。
一种低温多晶硅薄膜，由上述所述的低温多晶硅薄膜的制备方法制备而成。
本发明还提供一种低温多晶硅薄膜晶体管。
一种低温多晶硅薄膜晶体管，包括上述所述的低温多晶硅薄膜。
上述低温多晶硅薄膜及其制备方法，在第一多晶硅膜层上再覆盖一层非晶硅层，所述第一多晶硅膜层的凸起也造成了在第二非晶硅层的表面上形成凸起，而这些凸起在准分子激光退火过程中成为结晶的形核中心，由于各个形核中心的间距均匀，从而保证晶粒得到充分的生长，且形成的晶粒也比较均匀，另外，形核中心在凸起处，所以晶界的位置会位于两个凸起中间的低洼处，从而使得晶界处再次形成的凸起会变得较低，在一定程度上降低了多晶硅表面的凸起物高度。此外，并没有引入其他物质，不会引起污染等问题。
附图说明
图1为现有技术中沉积非晶硅层后的剖面示意图；
图2为现有技术中形成多晶硅膜层后的剖面示意图；
图3为本发明第一实施例的一种低温多晶硅薄膜的制备方法的流程示意图；
图4为本发明第一实施例的低温多晶硅薄膜的制备方法中沉积第二非晶硅层后的剖面示意图；
图5为本发明第二实施例的一种低温多晶硅薄膜的制备方法的流程示意图；
图6为本发明第二实施例低温多晶硅薄膜的制备方法中沉积第二缓冲层和第二非晶硅后的剖面示意图；
图7为本发明第二实施例中形成多晶硅膜层后的剖面图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
为了解决多晶硅表面凸起物过高以及其引入杂质的问题，提出了一种低温多晶硅薄膜的制备方法。
如图3所示，本发明第一实施例的低温多晶硅薄膜的制备方法：
首先，执行步骤11，在基板的第一缓冲层上沉积第一非晶硅层，并对所述第一非晶硅层进行准分子激光退火，形成第一多晶硅膜层。
其中，在本实施例中，所述在基板的第一缓冲层沉积第一非晶硅层的步骤之前，还包括步骤：通过化学气相沉积法，在基板上沉积第一缓冲层101。
具体地，如图4所示，所述基板为玻璃基板100，通过化学气相沉积法，在所述玻璃基板100上沉积第一缓冲层101，所述第一缓冲层101使用的膜层为氧化硅或氮化硅，或氧化硅和氮化硅的叠层材料，优选的，所述第一缓冲层101为氧化硅和氮化硅的叠加材料。其中，所述叠加材料中氮化硅的厚度为30-100nm，氧化硅的厚度为50-300nm，优选的，氮化硅的厚度为50nm，氧化硅的厚度为100nm，氧化硅和氮化硅的叠加顺序可任意。需要说明的是，所述基板也可以为其它材质的基板。
接着，通过化学气相沉积法，在上述的第一缓冲层101上沉积第一非晶硅层，所述第一非晶硅层的厚度为30-70nm，优选的，所述第一非晶硅层的厚度为50nm。所述第一非晶硅层沉积后，进行准分子激光退火(ELA)，将所述第一非晶硅层转化为第一多晶硅膜层102，如图4所示，所述第一多晶硅膜层102表面呈现凸起状结构，这是因为在进行ELA过程中，所述第一非晶硅层会被高能量的激光完全融化，融化后的第一非晶硅层进行再结晶，在再结晶的过程中，晶界处会因挤压的作用而生成凸起，这些凸起的高度有时会达到多晶硅自身厚度以上。在本实施例中，凸起的高度和多晶硅自身的厚度相差不大，为50-70nm。
接着，执行步骤12，在所述第一多晶硅膜层102上沉积第二非晶硅层103，并对所述第二非晶硅层103进行准分子激光退火，形成第二多晶硅膜层。
具体地，在通过步骤11形成的第一多晶硅膜层102上沉积第二非晶硅层103，所述第二非晶硅层103的厚度为30-70nm，优选的，其厚度为50nm。通过ELA，将所述第二非晶硅层103转化为第二多晶硅膜层。在第一多晶硅膜层102上再覆盖一层第二非晶硅层103，所述第一多晶硅膜层102的凸起也造成了在第二非晶硅层103的表面上形成凸起，而这些凸起在第二次准分子激光退火过程中成为结晶的形核中心，由于各个形核中心的间距均匀，从而保证晶粒充分的生长，且形成的晶粒也比较均匀。另外，形核中心在凸起处，所以晶界的位置会位于两个凸起中间的低洼处，从而使得晶界处再次形成的凸起变得较底，在一定程度上降低了第二多晶硅膜层表面的凸起物的高度。
如图5所示，本发明第二实施例低温多晶硅薄膜的制备方法：步骤11如前面所描述，通过所述步骤11，得到第一多晶硅膜层102，所述第一多晶硅膜层102表面呈现凸起状结构。
接着，执行步骤13，通过化学气相沉积法，在所述第一多晶硅膜层102上沉积第二缓冲层104。
具体地，如图6所示，所述第二缓冲层104使用的膜层为氧化硅或氮化硅或氧化硅和氮化硅的叠加材料，优选的，所述第二缓冲层104为氧化硅膜层。其中，所述氧化硅膜层的厚度为50-300nm，优选的，其厚度为150nm。由于第一多晶硅膜层102表面有凸起，从而使得所述第二缓冲层104表面上也形成凸起。
接着，执行步骤14，在所述第二缓冲层104上沉积第二非晶硅层105，并对所述第二非晶硅层105进行准分子激光退火，形成第二多晶硅膜层106。
具体地，通过化学气相沉积法，在步骤13中形成的第二缓冲层104上沉积第二非晶硅层105，所述第二非晶硅层105的厚度为30-70nm，优选的，其厚度为50nm。通过第二次ELA，将所述第二非晶硅层105转化为第二多晶硅膜层106，如图7所示。在第二缓冲层104上再覆盖一层第二非晶硅层105，所述第一多晶硅膜层102的凸起也造成了在第二非晶硅层105的表面上形成凸起，而这些凸起在第二准分子激光退火过程中成为结晶的形核中心，由于各个形核中心的间距为400nm左右，比较均匀，从而保证晶粒充分的生长，且形成的晶粒也比较均匀，另外，形核中心在凸起处，所以晶界的位置会位于两个凸起中间的低洼处，从而使得晶界处再次形成的凸起会变得较低(如图7所示)。最终，所述第二多晶硅膜层106表面的凸起高度为20-30nm，相比于上述的凸起高度50-70nm，形成的凸起的高度在一定程度上变低。此外，在整个制备过程中，并未引入其他物质，从而不会产生污染等问题。
此外，还有必要提供一种低温多晶硅薄膜。
具体地，如图4所示，在本发明第一实施例中，所述低温多晶硅薄膜包括基板100，第一缓冲层101，第一多晶硅膜层102，以及由第二非晶硅层103转化成的第二多晶硅膜层。所述第一多晶硅膜层102和第二多晶硅膜层表面均有凸起。其中，基板100为玻璃基板，第一缓冲层为氧化硅和氮化硅的叠加材料，其厚度约为150nm，第一多晶硅膜层102的厚度约为50-70nm，第二多晶硅膜层的厚度为40-60nm。其中，所述各个层的形成如上述，在此不再赘述。
如图7所示，在本发明的第二实施例中，所述低温多晶硅薄膜包括基板100，第一缓冲层101，第一多晶硅膜层102，第二缓冲层104以及第二多晶硅膜层106。所述第一多晶硅膜层102、第二缓冲层104和第二多晶硅膜层106表面均有凸起。其中，基板100为玻璃基板，第一缓冲层101为氧化硅膜层，厚度约为150nm，第一多晶硅膜层102的厚度约为50-70nm，第二多晶硅膜层106的厚度为20-30nm。其中，所述各个层的形成如上述，在此不再赘述。此外，在本实施例中，在第一多晶硅膜层102上沉积了第二缓冲层104和第二非晶硅层105，由于第二非晶硅层105进行ELA后形成的第二多晶硅膜层106表面上的凸起的高度较低，并不会明显地增加所述低温多晶硅薄膜的厚度。
此外，本发明还提供一种低温多晶硅薄膜晶体管。具体地，所述低温多晶硅薄膜晶体管包括上面描述的低温多晶硅薄膜，所述低温多晶硅薄膜的结构和制备方法如上述，在此不再赘述。所述低温多晶硅薄膜晶体管可应用于显示装置，尤其为有机发光显示器件。
上述所述低温多晶硅薄膜及其制备方法，在第一多晶硅膜层上再覆盖一层非晶硅层，所述第一多晶硅膜层的凸起也造成了在第二非晶硅层的表面上形成凸起，而这些凸起在准分子激光退火过程中成为结晶的形核中心，由于各个形核中心的间距均匀，从而保证晶粒得到充分的生长，且形成的晶粒也比较均匀，另外，形核中心在凸起处，所以晶界的位置会位于两个凸起中间的低洼处，从而使得晶界处再次形成的凸起会变得交底，在一定程度上降低了多晶硅表面的凸起物。而在第一多晶硅膜层上先覆盖缓冲层再覆盖非晶硅层，由于缓冲层起到很好地缓冲作用，使得形成的晶粒更加均匀，也使得凸起变得更低。此外，并没有引入其他物质，不会引起污染等问题。同时，所述多晶硅薄膜作为TFT的沟道时，由于凸起高度较低，在一定程度上降低了对载流子迁移的阻碍，从而提高TFT的器件性能，且并未引入其他物质，不会引起由于沟道的污染而产生的阈值电压漂移等现象。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种低温多晶硅薄膜的制备方法，其特征在于，所述方法包括：
在基板的第一缓冲层上沉积第一非晶硅层，并对所述第一非晶硅层进行准分子激光退火，形成第一多晶硅膜层；
在所述第一多晶硅膜层上沉积第二缓冲层；
在所述第二缓冲层上沉积第二非晶硅层，对所述第二非晶硅层进行准分子激光退火，形成第二多晶硅膜层。
2.根据权利要求1所述的低温多晶硅薄膜的制备方法，其特征在于，所述在基板的第一缓冲层沉积第一非晶硅层的步骤之前，还包括以下步骤：通过化学气相沉积法，在基板上沉积第一缓冲层。
3.根据权利要求1所述的低温多晶硅薄膜的制备方法，其特征在于，所述第一缓冲层为氧化硅或氮化硅，或氧化硅和氮化硅的叠层材料。
4.根据权利要求3所述的低温多晶硅薄膜的制备方法，其特征在于，所述氧化硅和氮化硅的叠加材料中氧化硅的厚度为50-300纳米，氮化硅的厚度为30-100纳米。
5.根据权利要求1所述的低温多晶硅薄膜的制备方法，其特征在于，所述第一非晶硅层和第二非晶硅层的厚度均为30-70纳米。
6.根据权利要求1所述的低温多晶硅薄膜的制备方法，其特征在于，所述第二缓冲层为氧化硅，所述氧化硅的厚度为50-300纳米。
7.根据权利要求1所述的低温多晶硅薄膜的制备方法，其特征在于，所述第二缓冲层为氮化硅，或氧化硅和氮化硅的叠加材料。
8.一种低温多晶硅薄膜，其特征在于，由权利要求1-7任一项所述的低温多晶硅薄膜的制备方法制备而成。
9.一种低温多晶硅薄膜晶体管，其特征在于，包括权利要求8所述的低温多晶硅薄膜。
CN201410524654.4A 2014-10-08 2014-10-08 低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管 Active CN104362084B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410524654.4A CN104362084B (zh) 2014-10-08 2014-10-08 低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410524654.4A CN104362084B (zh) 2014-10-08 2014-10-08 低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管

Publications (2)

Publication Number Publication Date
CN104362084A CN104362084A (zh) 2015-02-18
CN104362084B true CN104362084B (zh) 2018-04-13

Family

ID=52529336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410524654.4A Active CN104362084B (zh) 2014-10-08 2014-10-08 低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管

Country Status (1)

Country Link
CN (1) CN104362084B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097669B (zh) * 2015-07-13 2019-05-03 深圳市华星光电技术有限公司 一种显示面板及其制造方法
CN105742370B (zh) * 2016-04-13 2019-01-01 信利（惠州）智能显示有限公司 低温多晶硅薄膜晶体管的制备方法
CN106449363A (zh) * 2016-10-31 2017-02-22 武汉华星光电技术有限公司 低温多晶硅层制造方法、阵列基板制造方法及阵列基板
CN106744659B (zh) * 2016-12-13 2018-09-07 杭州电子科技大学 基于激光控制纳米结构硅基表面形态的研究方法
CN107464752A (zh) * 2017-07-18 2017-12-12 武汉华星光电半导体显示技术有限公司 多晶硅薄膜的制备方法、薄膜晶体管阵列基板的制备方法
CN108461390B (zh) * 2018-04-03 2020-07-07 京东方科技集团股份有限公司 低温多晶硅薄膜及其制作方法、薄膜晶体管、显示装置
US10600825B2 (en) 2018-05-21 2020-03-24 Shenzhen China Star Optoelectronics Technology Co., Ltd. Manufacturing method for TFT array substrate and TFT array substrate
CN108630711A (zh) * 2018-05-21 2018-10-09 深圳市华星光电技术有限公司 Tft阵列基板的制作方法及tft阵列基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567534A (zh) * 2003-06-16 2005-01-19 友达光电股份有限公司 多晶硅薄膜的制造方法
CN101236898A (zh) * 2007-02-02 2008-08-06 群康科技(深圳)有限公司 低温多晶硅薄膜制作方法
US7927936B2 (en) * 2003-12-29 2011-04-19 Lg Display Co., Ltd. Laser mask and crystallization method using the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100342493C (zh) * 2003-06-26 2007-10-10 铼宝科技股份有限公司 薄膜晶体管的多晶硅制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567534A (zh) * 2003-06-16 2005-01-19 友达光电股份有限公司 多晶硅薄膜的制造方法
US7927936B2 (en) * 2003-12-29 2011-04-19 Lg Display Co., Ltd. Laser mask and crystallization method using the same
CN101236898A (zh) * 2007-02-02 2008-08-06 群康科技(深圳)有限公司 低温多晶硅薄膜制作方法

Also Published As

Publication number Publication date
CN104362084A (zh) 2015-02-18

Similar Documents

Publication Publication Date Title
CN104362084B (zh) 低温多晶硅薄膜及其制备方法、低温多晶硅薄膜晶体管
US7192818B1 (en) Polysilicon thin film fabrication method
EP2736077B1 (en) Array substrate and method for fabricating array substrate, and display device
US7629207B2 (en) Bottom gate thin film transistor and method of manufacturing the same
CN106057735B (zh) Tft背板的制作方法及tft背板
US9299808B2 (en) Manufacturing method of low temperature polysilicon, low temperature polysilicon film and thin film transistor
US20160043114A1 (en) Low temperature poly-silicon thin film transistor, array substrate and their manufacturing methods
US10312273B2 (en) Low temperature poly-silicon TFT substrate structure and manufacture method thereof
WO2016101719A1 (zh) 阵列基板及其制作方法和显示装置
CN107425044B (zh) 一种柔性显示面板、其制作方法及显示装置
WO2018214771A1 (zh) 一种oled阵列基板及其制备方法和oled显示装置
CN107275390A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
CN103681776A (zh) 低温多晶硅薄膜及其制备方法、薄膜晶体管和显示装置
WO2015180450A1 (zh) 低温多晶硅薄膜晶体管及其制备方法和显示器件
CN104752203A (zh) 一种薄膜晶体管的制作方法
WO2016155056A1 (zh) 低温多晶硅tft基板结构及其制作方法
US10121883B2 (en) Manufacturing method of top gate thin-film transistor
US20070155067A1 (en) Method of fabricating polycrystalline silicon film and method of fabricating thin film transistor using the same
CN106783875A (zh) 低温多晶硅膜制备方法、薄膜晶体管及其制备方法
CN106128940B (zh) 一种低温多晶硅薄膜的制备方法
CN107342297A (zh) 薄膜晶体管阵列基板及其制备方法、显示装置
CN106847675A (zh) 低温多晶硅薄膜及其制备方法、薄膜晶体管和显示面板
US6982195B2 (en) Method of forming poly-silicon crystallization
US11521989B2 (en) Display substrate, display apparatus and manufacturing method of display substrate
JP5152827B2 (ja) 薄膜トランジスタ及びそれを用いた有機ｅｌ表示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20201203

Address after: No.146 Tianying Road, high tech Zone, Chengdu, Sichuan Province

Patentee after: Chengdu CHENXIAN photoelectric Co.,Ltd.

Address before: 215300, 188, Feng Feng Road, Kunshan hi tech Zone, Suzhou, Jiangsu, Kunshan

Patentee before: Kunshan New Flat Panel Display Technology Center Co.,Ltd.

Patentee before: KunShan Go-Visionox Opto-Electronics Co.,Ltd.

TR01 Transfer of patent right