CN104332501A - Nldmos器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种NLDMOS器件，在P型硅衬底上形成有N型深阱，N型深阱左部形成有一P阱，右部形成有左N阱、右N阱；左N阱同右N阱之间有N型深阱间隔区；本发明还公开了该NLDMOS器件的制造方法。本发明的NLDMOS器件，由CMOS工艺中的P阱构成沟道区，深型N阱包P阱实现P阱与衬底隔离，由CMOS工艺中的N阱构成N漂移区，保持N阱两边位置不变，将N阱分为两个独立的N阱，由于两个独立的N阱之间为掺杂浓度较低的N型深阱，从而漂移区掺杂浓度降低，使得击穿电压提高，而且其制造工艺条件可以与BCD平台的CMOS工艺共用，无需额外加版，节省了成本。

Description

NLDMOS器件及其制造方法
技术领域
本发明涉及半导体技术，特别涉及一种NLDMOS器件及其制造方法。
背景技术
LDMOS(横向扩散金属氧化物半导体)由于具有耐高压、大电流驱动能力、极低功耗以及可与CMOS集成等优点，目前在电源管理电路中被广泛采用。
现有一种40V隔离型NLDMOS(N型横向扩散金属氧化物半导体)器件，如图1所示，在P型硅衬底101上形成有N型深阱102，N型深阱102左部形成有P阱105，右部形成有N阱104；P阱105同N阱104之间有N型深阱102间隔区，P阱105右部、N阱104左部及P阱105同N阱104之间的N型深阱102间隔区上方形成有多晶硅栅107；多晶硅栅107同P阱105右部、P阱105同N阱104之间的N型深阱102间隔区左部之间由栅氧化层106隔离，多晶硅栅107同N阱104左部、P阱105同N阱104之间的N型深阱102间隔区右部之间由场氧103隔离；P阱105上形成有一重掺杂P型区109及一重掺杂N型区112，N阱104右部上形成有一重掺杂N型区108；P阱105上的重掺杂P型区109作为P阱105引出端，P阱105上的重掺杂N型区112、N阱104右部上的重掺杂N型区108分别作为NLDMOS器件的源区、漏区引出端。
图1所示的NLDMOS器件，N型深阱102和N阱104由于有时需要与其他器件共用，掺杂浓度不可改变，而N型深阱102较浓且较深，不易耗尽，击穿电压不易提高，只能通过改变器件尺寸与结构提高器件击穿电压。
发明内容
本发明要解决的技术问题是提高能采用BCD工艺制造的NLDMOS器件的击穿电压。
为解决上述技术问题，本发明提供的NLDMOS器件，其结构是：在P型硅衬底上形成有N型深阱；
N型深阱左部形成有一P阱，右部形成有左N阱、右N阱两个N阱，左N阱在右N阱左侧；
所述P阱同左N阱之间有N型深阱间隔区；
所述左N阱同右N阱之间有N型深阱间隔区；
所述P阱，中部形成有沟道区场氧；
所述沟道区场氧左侧的P阱上形成有一重掺杂P型区，所述沟道区场氧右侧的P阱上形成有一重掺杂N型区；
所述左N阱及其两侧的N型深阱上形成有漂移区场氧；
所述右N阱上形成有一重掺杂N型区；
P阱上的所述重掺杂N型区到所述漂移区场氧之间的硅片上形成有栅氧化层；
多晶硅栅形成在所述栅氧化层上面及所述漂移区场氧左部上面；
所述P阱上的重掺杂P型区作为P阱引出端；
所述P阱上的重掺杂N型区、右N阱上的重掺杂N型区分别作为NLDMOS器件的源区、漏区引出端；
所述左N阱、右N阱的N型掺杂浓度，大于N型深阱的N型掺杂浓度，并且小于重掺杂N型区的N型掺杂浓度；
所述P阱的P型掺杂浓度，大于P型硅衬底的P型掺杂浓度，并且小于重掺杂P型区的P型掺杂浓度。
较佳的，所述左N阱、右N阱间的N型深阱间隔区最小宽度为1um到2um。
为解决上述技术问题，本发明提供的NLDMOS器件的制造方法，包括以下工艺步骤：
一、在P型衬底上通过N型离子注入形成N型深阱；
二、利用有源区光刻，打开场氧区域，刻蚀场氧区，生长场氧，在N型深阱上形成沟道区场氧、漂移区场氧，沟道区场氧位于漂移区场氧左侧；
三、光刻打开阱注入区域，在沟道区场氧下方及其左右两侧的N型深阱中注入P型杂质离子形成P阱，在漂移区场氧左部下方的N型深阱中注入N型杂质离子形成左N阱,在漂移区场氧右侧的N型深阱中注入N型杂质离子形成右N阱；左N阱同右N阱之间有N型深阱间隔区；
四、在硅片上，通过热氧化方法生长栅氧化层，淀积多晶硅；然后进行多晶硅栅刻蚀，形成多晶硅栅；
多晶硅栅的左部位于P阱右部上方，右部位于左N阱左部上方；
五、进行源漏离子注入，在沟道区场氧左右两侧的P阱上分别形成有一重掺杂P型区及一重掺杂N型区，在右N阱上形成有一重掺杂N型区；
六、通过接触孔工艺形成接触孔连接，通过接触孔和金属线引出电极，最后完成此NLDMOS器件的制作。
本发明的NLDMOS器件及其制造方法，由CMOS工艺中的P阱构成沟道区，深型N阱包P阱实现P阱与衬底隔离，由CMOS工艺中的N阱构成N漂移区(N-Drift)，保持N阱两边位置不变，将N阱分为两个独立的N阱，由于两个独立的N阱之间为掺杂浓度较低的N型深阱，从而漂移区掺杂浓度降低，使得关断击穿电压(off-BV)提高，同时导通击穿电压(on-BV)会因为关断击穿电压(off-BV)的提高而相应提高。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有一种40V隔离型NLDMOS器件截面图；
图2是本发明的NLDMOS器件一实施例截面图；
图3是本发明的NLDMOS制造方法一实施例N型埋层注入之后的器件截面图；
图4是本发明的NLDMOS制造方法一实施例场氧形成之后的器件截面图；
图5是本发明的NLDMOS制造方法一实施例N阱与P阱形成之后的器件截面图；
图6是本发明的NLDMOS制造方法一实施例多晶硅栅形成之后的器件截面图；
图7是本发明的NLDMOS制造方法一实施例阱注入之后的器件截面图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
NLDMOS(N型横向扩散金属氧化物半导体)器件，如图2所示，在P型硅衬底101上形成有N型深阱102；
所述N型深阱102左部形成有一P阱105，右部形成有左N阱113、右N阱104两个N阱，左N阱113在右N阱104左侧；
所述P阱105同左N阱113之间有N型深阱102间隔区；
所述左N阱113同右N阱104之间有N型深阱102间隔区；
所述P阱105，中部形成有沟道区场氧114；
所述沟道区场氧114左侧的P阱105上形成有一重掺杂P型区109，所述沟道区场氧114右侧的P阱105上形成有一重掺杂N型区112；
所述左N阱113及其两侧的N型深阱102上形成有漂移区场氧103；
所述右N阱104上形成有一重掺杂N型区108；
P阱105上的所述重掺杂N型区112到所述漂移区场氧103之间的硅片上形成有栅氧化层106；
多晶硅栅107形成在所述栅氧化层106上面及所述漂移区场氧103左部上面；
所述P阱105上的重掺杂P型区109作为P阱105引出端；
所述P阱105上的重掺杂N型区112、右N阱104上的重掺杂N型区108分别作为NLDMOS器件的源区、漏区引出端；
所述左N阱113、右N阱104的N型掺杂浓度，大于N型深阱102的N型掺杂浓度，并且小于重掺杂N型区108，112的N型掺杂浓度。
所述P阱105的P型掺杂浓度，大于P型硅衬底101的P型掺杂浓度，并且小于重掺杂P型区109的P型掺杂浓度。
较佳的，所述左N阱113、右N阱104间的N型深阱102间隔区最小宽度为1um到2um。
实施例一的NLDMOS器件，由CMOS工艺中的P阱105构成沟道区，深型N阱102包P阱105实现P阱105与衬底101隔离，由CMOS工艺中的N阱构成N漂移区(N-Drift)，保持N阱两边位置不变，将N阱分为两个独立的N阱，由于两个独立的N阱之间为掺杂浓度较低的N型深阱102，从而漂移区掺杂浓度降低，使得关断击穿电压(off-BV)提高，同时导通击穿电压(on-BV)会因为关断击穿电压(off-BV)的提高而相应提高。实施例一的NLDMOS器件，通过改变器件结构，达到使关断击穿电压(off-BV)、导通击穿电压(on-BV)都提高的目的，而且其制造工艺条件可以与BCD(bipolar CMOS DMOS)平台的CMOS工艺共用，无需额外加版，节省了成本。
实施例二
实施例一的NLDMOS器件的制造方法，主要包括以下工艺步骤：
一、在P型衬底101上通过N型离子注入形成N型深阱102,如图3所示；
二、利用有源区光刻，打开场氧区域，刻蚀场氧区，生长场氧，在N型深阱102上形成沟道区场氧114、漂移区场氧103，沟道区场氧114位于漂移区场氧103左侧，如图4所示；
三、光刻打开阱注入区域，在沟道区场氧下方114及其左右两侧的N型深阱102中注入P型杂质离子形成P阱105，在漂移区场氧103左部下方的N型深阱102中注入N型杂质离子形成左N阱113,在漂移区场氧103右侧的N型深阱102中注入N型杂质离子形成右N阱104；左N阱113同右N阱104之间有N型深阱102间隔区，如图5所示；
四、在硅片上，通过热氧化方法生长栅氧化层106，淀积多晶硅；然后进行多晶硅栅刻蚀，形成多晶硅栅107；
多晶硅栅107的左部位于P阱105右部上方，右部位于左N阱113左部上方，如图6所示；
五、选择性的进行常规的源漏离子注入，在沟道区场氧114左右两侧的P阱105上分别形成有一重掺杂P型区109及一重掺杂N型区112，在右N阱104上形成有一重掺杂N型区108，如图7所示；
六、通过传统的接触孔工艺形成接触孔连接，通过接触孔110和金属线111引出电极；
P阱105上的重掺杂P型区109作为P阱105引出端；
P阱105上的重掺杂N型区112、右N阱104上的重掺杂N型区108分别作为NLDMOS器件的源区、漏区引出端，最后完成此NLDMOS器件的制作，如图2所示。
较佳的，左N阱113、右N阱104间的N型深阱102间隔区最小宽度为1um到2um。
实施例二的NLDMOS器件的制造方法，制造的NLDMOS器件的击穿电压高，并且可以采用BCD(bipolar CMOS DMOS)工艺，无需额外加版，成本低。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (4)

1.一种NLDMOS器件，其特征在于，在P型硅衬底上形成有N型深阱；
N型深阱左部形成有一P阱，右部形成有左N阱、右N阱两个N阱，左N阱在右N阱左侧；
所述P阱同左N阱之间有N型深阱间隔区；
所述左N阱同右N阱之间有N型深阱间隔区；
所述P阱，中部形成有沟道区场氧；
所述沟道区场氧左侧的P阱上形成有一重掺杂P型区，所述沟道区场氧右侧的P阱上形成有一重掺杂N型区；
所述左N阱及其两侧的N型深阱上形成有漂移区场氧；
所述右N阱上形成有一重掺杂N型区；
P阱上的所述重掺杂N型区到所述漂移区场氧之间的硅片上形成有栅氧化层；
多晶硅栅形成在所述栅氧化层上面及所述漂移区场氧左部上面；
所述P阱上的重掺杂P型区作为P阱引出端；
所述P阱上的重掺杂N型区、右N阱上的重掺杂N型区分别作为NLDMOS器件的源区、漏区引出端；
所述左N阱、右N阱的N型掺杂浓度，大于N型深阱的N型掺杂浓度，并且小于重掺杂N型区的N型掺杂浓度；
所述P阱的P型掺杂浓度，大于P型硅衬底的P型掺杂浓度，并且小于重掺杂P型区的P型掺杂浓度。
2.根据权利要求1所述的NLDMOS器件，其特征在于，
所述左N阱、右N阱间的N型深阱间隔区最小宽度为1um到2um。
3.一种NLDMOS器件的制造方法，其特征在于，包括以下工艺步骤：
一、在P型衬底上通过N型离子注入形成N型深阱；
二、利用有源区光刻，打开场氧区域，刻蚀场氧区，生长场氧，在N型深阱上形成沟道区场氧、漂移区场氧，沟道区场氧位于漂移区场氧左侧；
三、光刻打开阱注入区域，在沟道区场氧下方及其左右两侧的N型深阱中注入P型杂质离子形成P阱，在漂移区场氧左部下方的N型深阱中注入N型杂质离子形成左N阱,在漂移区场氧右侧的N型深阱中注入N型杂质离子形成右N阱；左N阱同右N阱之间有N型深阱间隔区；
四、在硅片上，通过热氧化方法生长栅氧化层，淀积多晶硅；然后进行多晶硅栅刻蚀，形成多晶硅栅；
多晶硅栅的左部位于P阱右部上方，右部位于左N阱左部上方；
五、进行源漏离子注入，在沟道区场氧左右两侧的P阱上分别形成有一重掺杂P型区及一重掺杂N型区，在右N阱上形成有一重掺杂N型区；
六、通过接触孔工艺形成接触孔连接，通过接触孔和金属线引出电极，最后完成此NLDMOS器件的制作。
4.根据权利要求3所述的NLDMOS器件的制造方法，其特征在于，
左N阱、右N阱间的N型深阱间隔区最小宽度为1um到2um。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107863379A (zh) * 2017-10-30 2018-03-30 济南大学 一种带有场板辅助掺杂区的n型ldmos结构
CN113871456A (zh) * 2021-10-09 2021-12-31 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049457A (ja) * 2009-08-28 2011-03-10 Tokai Rika Co Ltd 高耐圧半導体装置及びその製造方法
CN102074579A (zh) * 2009-11-17 2011-05-25 美格纳半导体有限会社 半导体装置
CN102136493A (zh) * 2010-01-21 2011-07-27 上海华虹Nec电子有限公司 高压隔离型ldnmos器件及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011049457A (ja) * 2009-08-28 2011-03-10 Tokai Rika Co Ltd 高耐圧半導体装置及びその製造方法
CN102074579A (zh) * 2009-11-17 2011-05-25 美格纳半导体有限会社 半导体装置
CN102136493A (zh) * 2010-01-21 2011-07-27 上海华虹Nec电子有限公司 高压隔离型ldnmos器件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107863379A (zh) * 2017-10-30 2018-03-30 济南大学 一种带有场板辅助掺杂区的n型ldmos结构
CN113871456A (zh) * 2021-10-09 2021-12-31 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法
CN113871456B (zh) * 2021-10-09 2023-07-04 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法

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