CN104319241A - 一种无压烧结连接大功率gto模块的方法 - Google Patents

一种无压烧结连接大功率gto模块的方法 Download PDF

Info

Publication number
CN104319241A
CN104319241A CN201410470189.0A CN201410470189A CN104319241A CN 104319241 A CN104319241 A CN 104319241A CN 201410470189 A CN201410470189 A CN 201410470189A CN 104319241 A CN104319241 A CN 104319241A
Authority
CN
China
Prior art keywords
silver
plated
substrate
molybdenum
molybdenum substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410470189.0A
Other languages
English (en)
Other versions
CN104319241B (zh
Inventor
梅云辉
李万里
陆国权
李欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tianjin University
Original Assignee
Tianjin University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tianjin University filed Critical Tianjin University
Priority to CN201410470189.0A priority Critical patent/CN104319241B/zh
Publication of CN104319241A publication Critical patent/CN104319241A/zh
Application granted granted Critical
Publication of CN104319241B publication Critical patent/CN104319241B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

本发明公开了一种无压烧结连接大功率GTO模块的方法；以钛为中间金属层，利用磁控溅射设备实现钼基板表面镀银，接着通过纳米银焊膏低温无压烧结实现芯片与基板大面积互连。对钼基板进行等离子清洗，实现表面清洁活化；通过磁控溅射设备依次镀钛和银，将试样在氮气或者惰性气体下进行热处理保证镀膜的稳定性。镀银膜的厚度可通过镀膜功率和镀膜时间来调节。钛作为金属过渡层可以克服由于银和钼互不固溶体造成的无法在钼上镀银的问题。烧结后的银接头具有高的导电性能(4.10×107S m‐1)和导热性能(240W K‐1m‐1)；烧结后的银接头可耐高温(<960℃)，进一步提高了模块的应用温度范围。

Description

一种无压烧结连接大功率GTO模块的方法
技术领域
本发明涉及功率电子器件封装技术领域，具体地说，涉及大功率可关断晶闸管(GTO)封装过程中钼基板表面改性，及采用纳米银焊膏低温无压烧结实现GTO芯片与钼基板大面积连接的方法。
背景技术
可关断晶闸管工作电流大，在大容量变频器中居主要地位，但其制造过程中芯片与钼基板的互连一直是个难题。由于温度和芯片承受载荷的限制，现有技术主要为真空扩散互连，镀膜的芯片与镀膜基板在适当的压力和温度下保持长时间，通过界面原子扩散实现互连。这种技术成本高，且界面处形成的金属间化合物会降低GTO的可靠性。此外随着互连面积的增大，工艺将较为复杂。因此在高压/大功率/大电流GTO封装过程中急需一种简单可靠的大面积芯片与基板的互连技术。功率大则芯片的面积也变大，连接的难度增大；纳米银焊膏作为绿色“无铅化”的高温互连材料在大功率电力电子器件中的应用备受关注，本发明创新性采用纳米银焊膏低温无压烧结技术实现大面积芯片与钼基板之间的互连。但是在利用纳米银作为互连材料之前，钼基板需要进行表面处理—镀银。银和钼是互不固溶体系，生成热为正，因此很难通过扩散而实现合金化来完成钼表面直接镀银。
发明内容
为了解决现有技术的问题，本发明主要提出了一种无压烧结连接大功率(＞10MVA)GTO模块的方法。本发明以钛为中间金属层实现钼基板镀银，后期配合适当的热处理工艺，成功保证了镀膜的质量，接着利用低温无压烧结工艺实现GTO芯片与钼基板的大面积连接，这为高性能电力电子模块的制造接奠定了基础。
本发明方法通过以下技术方案实现。
一种无压烧结连接大功率GTO模块的方法，其特征是以钛为中间金属层，利用磁控溅射设备实现钼基板表面镀银，接着通过纳米银焊膏低温无压烧结实现芯片与基板大面积互连。
具体步骤如下：
(1)对钼基板进行预处理，去除表面污染物，使表面清洁；
(2)进行镀膜，在钼基板上依次镀钛膜和银膜；
(3)对镀膜试样进行退火处理，随炉冷，保护气氛为高纯度≥99.99％在氮气或惰性气体氩气；
(4)使用纳米银焊膏作为互连材料，焊膏涂抹厚度为30-90um，芯片与基板的连接面积为314-1256mm2，将互连接头放在加热台或者加热炉中，实现芯片与基板的低温无压烧结互连，其升温速率为3-8℃/min，加热到250-320℃，保温5-30min；芯片与钼基板实现连接，中间的焊膏层的厚度降为15-45um。
所述的步骤(1)通过磁控溅射设备自带的等离子清洗装置清洗钼基板表面。
所述的步骤(2)，通过调节溅射功率来控制镀膜的速率，调节溅射时间来控制最终膜层的厚度。
所述的步骤(2)，镀钛是功率为20-30W,时间为10-30min。
所述的步骤(2)，镀银功率为20-30W，时间为30-80min。
所述的步骤(3)，退火处理温度300-900℃，时间60-240min。
以钛为中间金属层，利用磁控溅射设备实现钼基板表面镀银，接着通过纳米银焊膏低温无压烧结实现芯片与基板大面积互连，工艺简单且封装可靠性高；在钼基板上依次镀钛膜和银膜，通过调节溅射功率来控制镀膜的速率，调节溅射时间来控制最终膜层的厚度，镀膜的厚度很据具体情况进行适当调节。
通过热处理加强界面原子的扩散使得镀膜的与基板的连接更加牢退，同时使表面镀银层更加致密，保证镀膜的可靠性。
使用纳米银焊膏作为互连材料，连接接头的示意图如图1所示，图中1为钼基板，其面积为325-1240mm2；2为磁控溅射镀的膜，3纳米银焊膏，焊膏涂抹厚度为30-90um，4GTO芯片，面积为314-1256mm2，将互连接头放在加热台或者加热炉中，按照图2的烧结曲线实现芯片与基板的低温无压烧结互连，其升温速率为3-8℃/min，加热到250-320℃，保温5-30min。经过烧结，芯片与钼基板实现连接，中间的焊膏层的厚度降为15-45um。
本发明一种钼基板镀银的方法，以金属钛作为为过渡层，利用磁控溅射设备实现钼基板薄膜银层金属化，最终配合适当热处理工艺获得优质可靠的表层银膜。
以金属钛作为为过渡层。金属钛可以分别和钼及银互连，从而避免钼上无法直接镀银的问题。
先在钼基板上镀钛作为中间层，接着镀银作为表面层，最后配合热处理工艺保证镀膜的稳定性。
本发明公布了一种无压烧结连接大功率晶闸管(GTO)模块的新方法，主要特征在于采用了纳米银焊膏低温无压烧结技术实现大功率GTO封装过程中芯片与钼基板的大面积互连。相比传统真空扩散互连工艺(工艺温度高达600℃)，本发明的工艺温度低，低至250℃，因此互连过程中造成的热应力低，封装的可靠性好；且本发明采用了无压工艺不会对芯片造成任何预损坏，工艺简单。此外，烧结后的银接头具有高的导电性能(4.10×107S m-1)和导热性能(240W K-1m-1)，可提高GTO模块的散热性能从而提高其可靠性；烧结后的银接头可耐高温(<960℃)，进一步提高了模块的应用温度范围。利用纳米银焊膏实现芯片与钼基板互连之前，本发明通过对钼基板进行表面改性—镀银，来提高连接性能。由于银和钼互不固溶体钼基板直接镀银的效果不好。本发明选择钛为过渡金属层，利用磁控溅射的方法实现钼基板表面沉积银薄膜，最后配合热处理工艺得到了质量优、性能可靠的银薄膜。
附图说明
图1：芯片与钼基板互连示意图，1钼基板，2镀膜，3纳米银焊膏，4GTO芯片；
图2：焊膏烧结曲线；
图3：表面镀银层微观形貌；
图4：镀层的能谱图；
图5：断口图。
具体实施方式
本发明提供了一种无压烧结连接大功率GTO模块的新方法。整个过程分为两大部分，第一部分为镀膜工艺，第二部分为连接工艺。整个过程需一台超高真空磁控及等离子束清洗镀膜装置，一台热处理炉及一个可控编程加热台。以钛为中间金属层，利用真空磁控溅射设备实现钼基板表面镀银,接着通过热处理工艺来提高镀膜的可靠性，最后使用纳米银焊膏作为互连材料，通过合适的烧结曲线实现GTO芯片与钼基板无压烧结连接。
实例1
钼基板面积708mm，芯片面积700mm，等离子清洗钼表面，清洗时间为30min；在钼基板上镀钛膜，镀膜功率为20W，时间为15min，接着镀银，功率为20W，时间30min，得到的钛膜厚为260nm，银膜厚为100nm；热处理温度为300℃，保温时间240min。最终表面镀银层微观形貌如图3所示，镀层的能谱图如图4所示。纳米银焊膏作为芯片与基板的之间的连接材料，焊膏涂抹的厚度为50um，烧结升温速率为5℃/min，加热到270℃，保温15min。接头力学性能测试强度达到25MPa，且最终断裂处均发生在纳米银膏层，如图5所示。烧结后的银接头具有高的导电性能(4.10×107S m-1)和导热性能(240W K-1m-1)，提高l了GTO模块的散热性能从而提高其可靠性；烧结后的银接头可耐高温(<960℃)，进一步提高了模块的应用温度范围。
实例2
钼基板面积708mm，芯片面积700mm，镀膜工艺：等离子清洗钼表面,清洗时间为30min；在钼基板上镀钛膜，镀膜功率为25W，时间为10min，接着镀银，功率为25W,时间60min，热处理温度为600℃，保温时间120min。焊膏涂抹的厚度为90um，烧结温度曲线：升温速率为8℃/min，加热到250℃，保温30min。整个封装工艺简单，且最终封装好的GTO模块散热性好，可靠性高。
实例3
钼基板面积708mm，芯片面积700mm，镀膜工艺：等离子清洗钼表面,清洗时间为30min；在钼基板上镀钛膜，镀膜功率为30W，时间为15min，接着镀银，功率为30W,时间80min，热处理温度为900℃，保温时间60min。焊膏涂抹的厚度为90um，烧结温度曲线：升温速率为3℃/min，加热到320℃，保温5min。整个封装工艺简单，且最终封装好的GTO模块散热性好，可靠性高。
实例4
钼基板面积1240mm，芯片面积1256mm镀膜工艺：等离子清洗钼表面,清洗时间为30min；在钼基板上镀钛膜，镀膜功率为30W，时间为15min，接着镀银，功率为30W,时间80min，热处理温度为900℃，保温时间60min。焊膏涂抹的厚度为90um，烧结温度曲线：升温速率为3℃/min，加热到320℃，保温5min，整个封装工艺简单。随着钼基板和芯片的增大，封装的可靠性有所下降，但力学性能测试强度达到20MPa，满足应用的要求。
实例5
钼基板面积325mm，芯片面积314mm，镀膜工艺：等离子清洗钼表面,清洗时间为30min；在钼基板上镀钛膜，镀膜功率为25W，时间为10min，接着镀银，功率为25W,时间60min，热处理温度为600℃，保温时间120min。焊膏涂抹的厚度为90um，烧结温度曲线：升温速率为8℃/min，加热到250℃，保温30min。整个封装工艺简单，且最终封装好的GTO模块散热性好，可靠性高。
以上所述,仅是本发明的较佳实施例而已,并非对本发明的技术范围作任何限制,故凡是依据本发明的技术实质对以上实施例所作的任何细微修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (7)

1.一种无压烧结连接大功率GTO模块的方法，其特征是以钛为中间金属层，利用磁控溅射设备实现钼基板表面镀银，接着通过纳米银焊膏低温无压烧结实现芯片与基板大面积互连。
2.如权利要求1所述的方法，其特征是具体步骤如下：
(1)对钼基板进行预处理，去除表面污染物，使表面清洁；
(2)进行镀膜，在钼基板上依次镀钛膜和银膜；
(3)对镀膜试样进行退火处理，随炉冷，保护气氛为高纯度≥99.99％在氮气或惰性气体氩气；
(4)使用纳米银焊膏作为互连材料，焊膏涂抹厚度为30-90um，芯片与基板的连接面积为314-1256mm2，将互连接头放在加热台或者加热炉中，实现芯片与基板的低温无压烧结互连，其升温速率为3-8℃/min，加热到250-320℃，保温5-30min；芯片与钼基板实现连接，中间的焊膏层的厚度降为15-45um。
3.如权利要求2所述的方法，其特征是所述的步骤(1)通过磁控溅射设备自带的等离子清洗装置清洗钼基板表面。
4.如权利要求2所述的方法，其特征是所述的步骤(2)，通过调节溅射功率来控制镀膜的速率，调节溅射时间来控制最终膜层的厚度。
5.如权利要求2所述的方法，其特征是所述的步骤(2)，镀钛是功率为20-30W,时间为10-30min。
6.如权利要求2所述的方法，其特征是所述的步骤(2)，镀银功率为20-30W，时间为30-80min。
7.如权利要求2所述的方法，其特征是所述的步骤(3)，退火处理温度300-900℃，时间60-240min。
CN201410470189.0A 2014-09-15 2014-09-15 一种无压烧结连接大功率gto模块的方法 Active CN104319241B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410470189.0A CN104319241B (zh) 2014-09-15 2014-09-15 一种无压烧结连接大功率gto模块的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410470189.0A CN104319241B (zh) 2014-09-15 2014-09-15 一种无压烧结连接大功率gto模块的方法

Publications (2)

Publication Number Publication Date
CN104319241A true CN104319241A (zh) 2015-01-28
CN104319241B CN104319241B (zh) 2017-01-18

Family

ID=52374453

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410470189.0A Active CN104319241B (zh) 2014-09-15 2014-09-15 一种无压烧结连接大功率gto模块的方法

Country Status (1)

Country Link
CN (1) CN104319241B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107252891A (zh) * 2017-05-08 2017-10-17 上海大学 二步烧结纳米银浆制备微电子互连材料的方法
CN108155095A (zh) * 2017-12-20 2018-06-12 北京遥感设备研究所 一种GaN功率放大芯片高热导率烧结方法
CN109994373A (zh) * 2019-04-12 2019-07-09 中国电子科技集团公司第三十八研究所 一种微组装裸芯片连接及返修方法
CN112788917A (zh) * 2019-11-11 2021-05-11 马勒国际有限公司 电子装置的制造方法以及该电子装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658220B (zh) * 2017-08-21 2020-05-08 天津大学 一种功率半导体芯片正面铝层金属化方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4605343A (en) * 1984-09-20 1986-08-12 General Electric Company Sintered polycrystalline diamond compact construction with integral heat sink
JP2006202938A (ja) * 2005-01-20 2006-08-03 Kojiro Kobayashi 半導体装置及びその製造方法
CN101707083B (zh) * 2009-12-15 2012-01-25 中国科学院电工研究所 采用银包套制备的铁基化合物超导线材或带材
CN102560488B (zh) * 2012-02-02 2014-04-30 天津大学 基于纳米银焊膏连接芯片的陶瓷-铜键合基板表面处理工艺

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107252891A (zh) * 2017-05-08 2017-10-17 上海大学 二步烧结纳米银浆制备微电子互连材料的方法
CN108155095A (zh) * 2017-12-20 2018-06-12 北京遥感设备研究所 一种GaN功率放大芯片高热导率烧结方法
CN109994373A (zh) * 2019-04-12 2019-07-09 中国电子科技集团公司第三十八研究所 一种微组装裸芯片连接及返修方法
CN109994373B (zh) * 2019-04-12 2021-06-22 中国电子科技集团公司第三十八研究所 一种微组装裸芯片连接及返修方法
CN112788917A (zh) * 2019-11-11 2021-05-11 马勒国际有限公司 电子装置的制造方法以及该电子装置

Also Published As

Publication number Publication date
CN104319241B (zh) 2017-01-18

Similar Documents

Publication Publication Date Title
CN104319241B (zh) 一种无压烧结连接大功率gto模块的方法
CN110438444B (zh) 一种镀钨金刚石颗粒、镀钨方法、其作为铜基增强相的应用及得到的金刚石/铜复合材料
CN106653627B (zh) 一种纳米银焊膏连接裸铜衬底或敷铜基板的烧结方法
CN108520855B (zh) 一种纳米银浆提高陶瓷覆铜板可靠性的方法
US20150294872A1 (en) Method for creating electrical contacts and contacts created in this way
KR20120046600A (ko) 소성 접합을 이용한 파워 모듈 및 그 제조 방법
CN102628149B (zh) 一种石墨晶须增强铜基复合材料的制备方法
CN101937939A (zh) 一种等离子体薄膜太阳能电池增效方法
CN111092049B (zh) 一种陶瓷基板覆铜及高功率电子芯片全铜互联封装方案
CN107760951A (zh) 一种金刚石/铝复合材料及其低成本制备方法
CN107240551A (zh) 一种银合金键合丝的制备方法
CN112171045A (zh) 一种电力电子用复合梯度叠层预成型焊片及其制造方法
CN104726735B (zh) 一种具有复合式结构的高定向导热材料及其制备方法
CN111627823A (zh) 一种低温快速生成高强度高熔点接头的芯片连接方法
CN109251054A (zh) 一种陶瓷覆铜基板及其制造方法
CN102009240A (zh) 连接表面镀覆有薄膜金属层的AlN陶瓷和SiC/Al复合材料的方法
CN115116867A (zh) 具有低模量高导热的烧结银垫块及其制作装置和方法
Liu et al. Effects of Ag shell on electrical, thermal and mechanical properties of Cu@ Ag composite solder preforms by electromagnetic compaction for power electronics
CN107658220B (zh) 一种功率半导体芯片正面铝层金属化方法
CN105489507A (zh) 一种igbt芯片与直接覆铜基板的快速烧结连接方法及装置
CN111933603A (zh) 一种半导体芯片封装结构及其制备方法
Zhang et al. Reliability improvement of low-temperature sintered nano-silver as die attachment by porosity optimization
JP5944530B2 (ja) 接合方法およびそれに用いられる接合装置
CN116313854A (zh) 一种芯片封装结构及其制备方法
CN104538313B (zh) 一种氧化铝陶瓷基板贯穿孔内填充金属铜的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant