CN104299960A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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Abstract

本发明提供一种位置识别精度高且能够实现微细化的半导体装置和半导体装置的制造方法。通过在层间绝缘膜(4)形成多个第一开口部(5a)，用金属膜(6)覆盖其表面，从而使金属膜(6)的表面为凹凸状，使反射光散射。第一开口部(5a)的大小是与元件的接触孔相同程度的大小，是无法用图像识别装置识别的程度。金属膜(6)的大小是能够用图像识别装置识别的程度。另外，通过在金属膜(6)的端部上形成作为防反射膜发挥功能的TiN膜(7)，从而在对准标记部，容易散射光的位置(金属膜(6)的凹凸)与光不易反射的位置(TiN膜(7))邻接地存在。在层间绝缘膜(4)和TiN膜(7)上形成钝化膜(8)。设置于金属膜(6)的所有凹部(5)在形成于钝化膜(8)和TiN膜(7)的第二开口部(9)露出。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及半导体装置和半导体装置的制造方法。
背景技术
以往，在半导体装置的基板上设有构成电路的有源元件和无源元件。有源元件例如是晶体管、二极管等。另外，无源元件例如是电阻、电容器等。此外，一般而言，在半导体装置的基板上设有与这些元件不同的对准标记部。对准标记部作为通过晶片工序制作元件时用于自动进行光掩模与晶片的位置对准的位置识别用的图案来使用。另外，对准标记部在装配工序中的半导体芯片的芯片焊接工序、引线焊接工序中，作为用于自动识别芯片的位置和/或芯片上的座标的图案来使用。
作为设有对准标记部的半导体装置，提出了如下装置。图11是表示现有的半导体装置的对准标记部的结构的俯视图。图12是表示图11的切割线AA-AA’处的截面结构的截面图。图11、12是下述专利文献1的图1、图2。通过在层间绝缘膜104形成多个开口部105，用金属膜106覆盖其表面，从而使金属膜106的表面为凹凸状，使反射光散射。开口部105的大小是与元件的接触孔相同程度的大小，是无法用图像识别装置识别的程度。金属膜106的大小是能够用图像识别装置识别的程度(例如，参照下述专利文献1)。
在下述专利文献1中，通过积极地利用在金属膜反射、散射的光，从而即使半导体装置发生倾斜，或者钝化膜的厚度不一致，也能够精度良好地识别对准标记部。另外，由于开口部和接触孔的大小是小到无法用图像识别装置识别的程度，所以能够在不使用昂贵的可识别微细图案的图像识别装置的情况下精度良好地识别对准标记部。因此，制造工序、产品单价的低成本化变得容易。在图11、图12中，符号101为半导体基板，符号102为SiO2层，符号103为多晶硅膜，符号107为钝化膜。
另外，近年来，出于提高集成度和/或低成本化的目的，半导体装置有使栅极长度和/或配线宽度微细化的趋势。作为使用了微细化技术的半导体装置的制造方法，提出了在Al膜上形成在将铝(Al)膜的图案形成用抗蚀掩模曝光时用于防止光在Al膜上发生漫反射的防反射膜的方法(例如，参照下述专利文献2)。另外，作为其它方法，提出了通过在熔断器上残留氮化钛(TiN)膜的状态下将对准标记上的TiN膜除去，从而实现熔断器的防反射且提高对准标记的读取精度的方法(例如，参照下述专利文献3)。
一般而言，防反射膜使用TiN膜，并被形成在作为金属配线而形成的Al膜上。仅由Al膜构成金属配线时，在将金属配线的图案形成用抗蚀掩模曝光时，光在金属配线发生漫反射而成为阻碍图案尺寸微细化的重要原因。因此，在下述专利文献2、3中，形成不易反射光的TiN膜作为构成金属配线的金属膜的最表面层，从而实现曝光工序中的图案尺寸的微细化。另外，TiN膜具有在将产品加热时、或者在制造工序中经过了热处理时，抑制由Al膜产生的小丘(微细的突起)生长的功能。
现有技术文献
专利文献
专利文献1：日本特许第4967904号公报
专利文献2：日本特许第3695106号公报
专利文献3：日本特开2005-012078号公报
发明内容
然而，在上述的上述专利文献1中，利用在金属膜反射的光来提高对准标记部的识别精度。另一方面，在上述专利文献2、3中，通过设置防止光在金属膜反射的防反射膜来实现例如栅极长度、配线宽度的微细化。因此，在将上述专利文献2、3适用于上述专利文献1时，上述专利文献1的功能与上述专利文献2、3的功能相抵而无法得到提高上述专利文献1的对准标记部的识别精度的效果(存在权衡关系)。即，在设有上述专利文献1中记载的对准标记部的半导体装置中，存在难以实现微细化的问题。
为了消除由上述现有技术带来的问题点，本发明的目的在于提供位置识别精度高且能够实现微细化的半导体装置和半导体装置的制造方法。
为了解决上述课题，实现目的，本发明涉及的半导体装置是在半导体基板上设有对准标记部的半导体装置，具有如下特征。上述对准标记部具备：配线层、层间绝缘膜、位置检测用的第一金属膜、第二金属膜和钝化膜。上述配线层被设置于上述半导体基板的表面。上述层间绝缘膜以覆盖上述配线层的方式被设置于上述半导体基板的表面。在上述层间绝缘膜设有以到达上述配线层的深度而设置的多个第一开口部。上述第一金属膜以沿着上述第一开口部的内壁且与上述配线层相接的方式被设置于上述层间绝缘膜的表面，而且构成为具有连续的凹凸的形状。上述第二金属膜以使上述第一金属膜的上述凹凸的凹部露出的方式被设置于上述第一金属膜的表面。上述第二金属膜由防止来自外部的入射光反射的材料构成。上述钝化膜被设置于上述层间绝缘膜和上述第二金属膜的表面。上述钝化膜由上述入射光可透过的材料构成。
另外，本发明涉及的半导体装置的特征在于，在上述发明中，上述钝化膜和上述第二金属膜被设置于上述第一金属膜的周围，在上述第二金属膜设有将上述第一金属膜的所有上述凹部露出的1个第二开口部。
另外，本发明涉及的半导体装置的特征在于，在上述发明中，在上述第二金属膜设有将上述第一金属膜的上述凹部分别露出的多个第二开口部。
另外，本发明涉及的半导体装置的特征在于，在上述发明中，上述第一金属膜的上述凹凸连续地形成于上述第一金属膜的整个表面。
另外，本发明涉及的半导体装置的特征在于，在上述发明中，上述对准标记部的大小比用于进行位置检测的图像识别装置的一个像素的大小还大。
另外，本发明涉及的半导体装置的特征在于，在上述发明中，在上述半导体基板上设有至少两个以上上述对准标记部。
另外，为了解决上述课题，实现目的，本发明涉及的半导体装置的制造方法，在半导体基板上形成元件结构的同时形成对准标记部，该半导体装置的制造方法具有如下特征。首先，在上述半导体基板的表面进行选择性地形成构成上述元件结构和上述对准标记部的配线层的配线层形成工序。接着，进行以覆盖上述配线层的方式在上述半导体基板的表面形成构成上述元件结构和上述对准标记部的层间绝缘膜的绝缘膜形成工序。接下来，进行在上述层间绝缘膜以到达上述配线层的深度形成构成上述元件结构的接触孔，同时形成构成上述对准标记部的、与上述接触孔相同大小的多个第一开口部的第一开口部形成工序。接着，进行在上述层间绝缘膜和上述第一开口部的表面形成位置检测用的第一金属膜的第一金属膜形成工序。接下来，进行在上述第一金属膜的表面形成由防止来自外部的入射光反射的材料构成的第二金属膜的第二金属膜形成工序。接着，进行在上述层间绝缘膜和上述第二金属膜的表面形成构成上述元件结构和上述对准标记部的钝化膜的保护膜形成工序。接下来，进行除去上述第一开口部上的上述钝化膜而形成选择性地露出上述第二金属膜的第二开口部的第一除去工序。接着，进行除去在上述第二开口部露出的部分的上述第二金属膜的第二除去工序。
另外，本发明涉及的半导体装置的制造方法的特征在于，在上述发明中，在上述第一除去工序中，将含有所有上述第一开口部的区域上的上述钝化膜除去。
根据上述发明，能够使容易散射光的部分集中于对准标记部，因此能够提高由图像识别装置检测的对准标记部的位置识别精度。另外，根据上述发明，通过以在构成对准标记部的第一金属膜上将第一金属膜的凹部露出的方式设置第二金属膜，从而能够进一步明确地强调通过第一金属膜的凹凸来反射光的部分。另外，根据上述发明，对准标记部构成为如下结构，即，在使用微细化技术而形成半导体装置的元件结构后能够进行使第一金属膜的凹凸(在图像识别装置中识别的部分)露出的工序。因此，通过半导体装置的微细化，能够在不对对准标记部的识别精度造成不良影响的情况下形成识别精度高的对准标记部。
根据本发明涉及的半导体装置和半导体装置的制造方法，能够提高位置识别精度，并且能够实现微细化。
附图说明
图1是表示实施方式1涉及的半导体装置的对准标记部的结构的俯视图。
图2是表示图1的切割线A-A’处的截面结构的截面图。
图3是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。
图4是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。
图5是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。
图6是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。
图7是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。
图8是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。
图9是表示实施方式2的半导体装置的对准标记部的结构的俯视图。
图10是表示图9的切割线B-B’处的截面结构的截面图。
图11是表示现有的半导体装置的对准标记部的结构的俯视图。
图12是表示图11的切割线AA-AA’处的截面结构的截面图。
具体实施方式
以下，参照附图详细说明本发明的半导体装置和半导体装置的制造方法的优选实施方式。应予说明，在以下的实施方式的说明和附图中，对相同构成标注相同符号，省略重复的说明。
(实施方式1)
首先，对实施方式1的半导体装置的对准标记部的平面结构进行说明。图1是表示实施方式1的半导体装置的对准标记部的结构的俯视图。如图1所示，实施方式1的半导体装置的对准标记部由在金属膜(第一金属膜)6的整个表面例如设置成矩阵状的凹部5构成。在金属膜6的下侧(基板侧)设有与金属膜6同样的例如成为十字形的平面形状的多晶硅膜(配线层)3。凹部5是金属膜6陷入于形成在金属膜6与多晶硅膜3之间的层间绝缘膜4的开口部内而成的凹陷。
一个凹部5的大小比图像识别装置的一个像素尺寸小。即，图像识别装置无法识别一个一个的凹部5。另一方面，金属膜6形成为被图像识别装置充分识别的大小。具体而言，装配工序(组装工序)中使用的图像识别装置的最小分辨率例如为8μm。凹部5的直径是与元件中形成的通常的接触孔(未图示)相同程度的尺寸，例如为1.2μm左右。另外，考虑用于在层间绝缘膜4形成开口部的在圆形蚀刻的横向(与基板主面平行的方向)的扩展，凹部5间的距离例如为1.2μm左右或者比它大。
另外，一般多晶硅膜3的宽度例如为50～200μm左右。因此，在与多晶硅膜3相同形状的金属膜6中，在切割线A-A’方向的一列配置有例如20个～100个左右的凹部5。在金属膜6的整个表面配置有几百个～几千个左右的凹部5。沿着金属膜6的轮廓设有包围金属膜6的周围的氮化钛(TiN)膜(第二金属膜)7。在TiN膜7的表面上设有钝化膜8。具体而言，在钝化膜8和TiN膜7设有1个第二开口部9。即，在1个对准标记部设有1个第二开口部9。设置于金属膜6的所有凹部5(以下称为凹部5组)在该第二开口部9露出。
接下来，对实施方式1的半导体装置的对准标记部的截面结构进行说明。图2是表示图1的切割线A-A’处的截面结构的截面图。如图2所示，实施方式1的半导体装置的对准标记部是使用半导体基板1而制作的。在半导体基板1的表面设有氧化膜(SiO2)层2。多晶硅膜3被设置于SiO2层2的表面的一部分。多晶硅膜3可以用作构成设置在半导体装置的未图示的区域的例如MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构等元件结构的栅电极。
在多晶硅膜3和SiO2层2的表面设有层间绝缘膜4。在层间绝缘膜4设有多个第一开口部5a。第一开口部5a在深度方向贯通层间绝缘膜4而到达多晶硅膜3。另外，第一开口部5a成为与接近于多晶硅膜3的部分相比，远离多晶硅膜3的部分广泛开口的截面形状。第一开口部5a的距离多晶硅膜3远的端部附近的侧壁成为曲面。通过在层间绝缘膜4设置这样的形状的第一开口部5a，从而设置在层间绝缘膜4上的金属膜6的形状成为容易散射从图像识别装置入射的光的形状。
金属膜6设置于层间绝缘膜4的表面并覆盖层间绝缘膜4的第一开口部5a。在层间绝缘膜4的第一开口部5a内，金属膜6以沿着第一开口部5a的内壁的方式成为凹状。即，在金属膜6，在层间绝缘膜4的各第一开口部5a上分别设有凹部5。金属膜6的凹部5间的部分位于层间绝缘膜4上而成为凸部。因此，在金属膜6凹部5和凸部重复配置，金属膜6成为连续地具有凹凸的形状。金属膜6例如由铝(Al)构成。金属膜6介由第一开口部5a与多晶硅膜3相接。即，层间绝缘膜4的第一开口部5a具有作为接触孔的功能。
金属膜6的端部在层间绝缘膜4上延伸。在金属膜6的周围，在层间绝缘膜4上设有钝化膜8。钝化膜8由光可透过的材料构成。钝化膜8的端部在金属膜6的端部上延伸。在金属膜6的端部上，在与钝化膜8之间设有TiN膜7。即，TiN膜7是沿着金属膜6的轮廓而设置的。TiN膜7作为防止光发生漫反射的防反射膜发挥功能。钝化膜8的金属膜6侧的端部侧面(第二开口部9的侧壁)可以成为与接近金属膜6的部分相比，远离金属膜6的部分广泛开口的截面形状，也可以成为与半导体基板1的主面垂直的截面形状。
在这样的对准标记部中，如果从图像识别装置向半导体装置照射入射光，则光在金属膜6发生反射，在金属膜6的各个凹凸发生反射光的散射。金属膜6的凹凸形成在金属膜6的整个表面。因此，反射光的散射发生在金属膜6的整个表面。即，在金属膜6的整个表面，反射光被同等地散射。虽然金属膜6的各个凹部5不被图像识别装置识别，但通过在金属膜6上以构成预定的花纹的方式配置多个凹部5，从而能够将散射光的部分集中于金属膜6，并且扩大散射光的部分的面积。通过使由凹部5形成的花纹大于图像识别装置的最小分辨率，从而通过图像识别装置识别集中发出散射光的部分的花纹，因此能够检测对准标记部的位置。
另外，通过在金属膜6的周围设置TiN膜7，从而在对准标记部相邻地设置容易散射光的部分(金属膜6的凹凸)和光不易反射的部分(TiN膜7)。即，在作为产品的半导体装置中，最能反射光而显亮的部分和最不反射光而显暗的部分相邻设置，通过这样来产生明暗，从而将反射光而显亮的部分衬托得更亮。因此，能够进一步提高由图像识别装置检测的对准标记部的位置识别精度。对准标记部被设置于半导体基板上的至少2个位置以上。由此，相对地判断位置。
另外，如上所述，由于元件的接触孔的大小比图像识别装置的最小分辨率小，所以不通过图像识别装置识别元件的接触孔。因此，能够明确地区别对准标记部与元件的接触孔，能够防止通过图像识别装置将元件的接触孔误识别为对准标记部。因此，还能够区别对准标记部与构成例如IC(IntegratedCircuit)的MOS晶体管的焊盘。
接下来，对实施方式1的半导体装置的对准标记部的制造方法进行说明。图3～8是表示实施方式1的半导体装置的对准标记部的制造过程中的状态的截面图。首先，如图3所示，例如通过热氧化在由硅(Si)构成的半导体基板1的表面层形成SiO2层2。接下来，在SiO2层2的表面堆积多晶硅膜3后，通过图案形成和蚀刻使多晶硅膜3成为例如十字形的平面形状。接下来，如图4所示，在形成了多晶硅膜3的SiO2层2的整个表面堆积层间绝缘膜4。
接着，如图5所示，通过被称为圆形蚀刻的各向同性蚀刻，以多晶硅膜3不露出的程度的较浅的深度选择性地除去层间绝缘膜4，例如以等间隔地配置的方式形成多个大致圆弧状的槽。接下来，通过被称为接触蚀刻(contactetching)的各向异性蚀刻，从而将层间绝缘膜4的被槽底面与多晶硅膜3夹住的部分除去，直到到达多晶硅膜3。由此，在层间绝缘膜4形成与接近半导体基板1的部分相比，远离半导体基板1的部分广泛开口的截面形状的第一开口部5a。
接下来，如图6所示，以覆盖层间绝缘膜4的第一开口部5a的方式在层间绝缘膜4的表面形成金属膜6。由于在层间绝缘膜4形成第一开口部5a，所以成为在金属膜6的第一开口部5a上的部分形成有凹部5，金属膜6的整个表面具有连续的凹凸的形状。接着，在金属膜6的表面形成TiN膜7。接下来，通过图案形成和蚀刻使金属膜6和TiN膜7成为与多晶硅膜3同样的平面形状。层间绝缘膜4在金属膜6和TiN膜7的周围露出。接下来，如图7所示，在TiN膜7和层间绝缘膜4的整个表面形成钝化膜8。
接着，如图8所示，例如通过干式蚀刻将覆盖含有金属膜6的凹部5组的范围的部分的钝化膜8除去而形成开口部8a，使TiN膜7露出。接下来，例如通过干式蚀刻将在钝化膜8的开口部8a露出的TiN膜7除去，使金属膜6露出。由此，TiN膜7以包围金属膜6的周围的方式残留，并且金属膜6的凹部5组在钝化膜8和TiN膜7的第二开口部9露出。由此，如图1所示的实施方式1的半导体装置的对准标记部的制造工序结束。
在上述的实施方式1的半导体装置的对准标记部的制造方法中，对于半导体基板1、SiO2层2、多晶硅膜3、层间绝缘膜4、金属膜6、TiN膜7和钝化膜8，能够挪用在制造构成一般的IC的例如MOS晶体管时形成的层，或者能够挪用制造一般的IC时的形成工序。具体而言，例如，SiO2层2能够挪用LOCOS层。多晶硅膜3能够挪用MOS晶体管的栅电极中使用的多晶硅膜。层间绝缘膜4和钝化膜8能够直接挪用MOS栅结构中所使用的膜。
层间绝缘膜4是例如被称为HTO膜、BPSG膜或TEOS膜等的SiO2膜。钝化膜8是例如硅氧化膜(SiO2)与硅氮化膜(SiN)的层叠膜。金属膜6和TiN膜7能够挪用与焊盘等的形成工序相同的工序。此外，第一开口部5a能够在形成用于连接金属的栅电极与多晶硅的栅电极的接触孔时同时形成。因此，只要是制造IC的工艺，实施方式1的半导体装置的对准标记部的结构就是能够容易集成的结构。另外，在形成对准标记部时，由于不追加新的工序，所以不导致成本增加。
另外，选择性地除去对准标记部的TiN膜7的工序在制造工序的最后进行。由此，通过在构成IC的半导体装置的构成元件结构的金属膜的整个表面形成成为防反射膜的TiN膜7，从而即使在实现例如栅极长度、配线宽度的微细化的情况下，也能够在制造工序的最后选择性地除去对准标记部的TiN膜7。因此，通过将对准标记部的TiN膜7除去的工序，不会妨碍半导体装置的微细化。另外，即使使用微细化技术来形成半导体装置的元件结构，也由于在制造工序的最后选择性地除去对准标记部的TiN膜7而使金属膜6的凹部5组露出，所以不会因半导体装置的微细化而对对准标记部的识别精度造成不良影响。由此，能够形成识别精度高的对准标记部。
以上，如上所说明，根据实施方式1，由于能够使容易散射光的部分(金属膜的凹凸)集中于对准标记部，所以能够提高由图像识别装置检测的对准标记部的位置识别精度。另外，根据实施方式1，通过以包围构成对准标记部的金属膜的周围的方式设置成为防反射膜的TiN膜，从而通过金属膜的凹凸能够进一步衬托出反射光的部分。另外，根据实施方式1，对准标记部的结构为在使用微细化技术形成半导体装置的元件结构后能够进行使第一金属膜的凹凸(在图像识别装置识别的部分)露出的工序的结构。因此，不会因为半导体装置的微细化而对对准标记部的识别精度造成不良影响，能够形成识别精度高的对准标记部。因此，能够兼顾半导体装置的微细化和位置识别精度的提高。另外，根据实施方式1，由于在兼顾半导体装置的微细化和位置识别精度的提高时不增加新的工序，所以能够防止制造成本增加。
(实施方式2)
接下来，对实施方式2的半导体装置的对准标记部的结构进行说明。图9是表示实施方式2的半导体装置的对准标记部的结构的俯视图。图10是表示图9的切割线B-B’处的截面结构的截面图。实施方式2的半导体装置的对准标记部与实施方式1的半导体装置的对准标记部不同的方面是，在钝化膜18和TiN膜17的第二开口部19使金属膜16的1个凹部15露出。即，在1个对准标记部设有与凹部15数目相同的第二开口部19。此时，在实施方式1的半导体装置的对准标记部的制造方法中，在选择性地除去钝化膜18和TiN膜17时，仅对金属膜16的凹部15上的部分除去钝化膜18和TiN膜17，而使钝化膜18和TiN膜17残留在形成于金属膜16的凹部15间的凸部上。在图9、图10中，符号14是层间绝缘膜，符号15a是层间绝缘膜的第一开口部。
以上，如上所说明，根据实施方式2，能够得到与实施方式1相同的效果。另外，根据实施方式2，由于容易散射、反射光的部分(金属膜的凹凸)和不易反射光的部分(TiN膜)进一步邻接地存在，所能够进一步提高对准标记部的识别精度。
以上，本发明不限于上述各实施方式，可以在不脱离本发明的主旨的范围进行各种变更。例如，在上述各实施方式中，使构成对准标记部的金属膜的平面形状为十字形，但不限于此。另外，在上述实施方式1中，在金属膜的端部上设置TiN膜，但也可以以包围金属膜的方式在金属膜的外侧设置TiN膜。
工业上的可利用性
如上所述，本发明涉及的半导体装置和半导体装置的制造方法在车载用、产业用、医疗用等中使用的半导体装置的制造中是有用的，特别适合于引线焊接和/或芯片焊接等装配工序。
符号说明
1        半导体基板
2        SiO2层
3        多晶硅膜
4、14    层间绝缘膜
5、15    金属膜的凹部
5a、15a  层间绝缘膜的第一开口部
6、16    金属膜
7、17    TiN膜
8、18    钝化膜
9、19    钝化膜和TiN膜的第二开口部

Claims (8)

1.一种半导体装置，在半导体基板上设有对准标记部，该半导体装置的特征在于，
所述对准标记部具备：
设置于所述半导体基板的表面的配线层；
以覆盖所述配线层的方式设置于所述半导体基板的表面的层间绝缘膜；
以到达所述配线层的深度设置于所述层间绝缘膜的多个第一开口部；
以沿着所述第一开口部的内壁且与所述配线层相接的方式设置于所述层间绝缘膜的表面，而且构成为具有连续的凹凸的形状的位置检测用的第一金属膜；
以使所述第一金属膜的所述凹凸的凹部露出的方式设置于所述第一金属膜的表面的、由防止来自外部的入射光反射的材料构成的第二金属膜；和
设置于所述层间绝缘膜和所述第二金属膜的表面的、由所述入射光可透过的材料构成的钝化膜。
2.根据权利要求1所述的半导体装置，其特征在于，所述钝化膜和所述第二金属膜被设置于所述第一金属膜的周围，
在所述第二金属膜设有将所述第一金属膜的所有所述凹部露出的1个第二开口部。
3.根据权利要求1所述的半导体装置，其特征在于，在所述第二金属膜设有将所述第一金属膜的所述凹部分别露出的多个第二开口部。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一金属膜的所述凹凸被连续地形成于所述第一金属膜的整个表面。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，所述对准标记部的大小比用于进行位置检测的图像识别装置的一个像素的大小还大。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，在所述半导体基板上设有至少两个以上所述对准标记部。
7.一种半导体装置的制造方法，在半导体基板上形成元件结构的同时形成对准标记部，该半导体装置的制造方法的特征在于，包括：
配线层形成工序，在所述半导体基板的表面选择性地形成构成所述元件结构和所述对准标记部的配线层；
绝缘膜形成工序，以覆盖所述配线层的方式在所述半导体基板的表面形成构成所述元件结构和所述对准标记部的层间绝缘膜；
第一开口部形成工序，在所述层间绝缘膜以到达所述配线层的深度形成构成所述元件结构的接触孔，同时形成构成所述对准标记部的、与所述接触孔相同大小的多个第一开口部；
第一金属膜形成工序，在所述层间绝缘膜和所述第一开口部的表面形成位置检测用的第一金属膜；
第二金属膜形成工序，在所述第一金属膜的表面形成由防止来自外部的入射光反射的材料构成的第二金属膜；
保护膜形成工序，在所述层间绝缘膜和所述第二金属膜的表面形成构成所述元件结构和所述对准标记部的钝化膜；
第一除去工序，除去所述第一开口部上的所述钝化膜而形成选择性地露出所述第二金属膜的第二开口部；和
第二除去工序，除去在所述第二开口部露出的部分的所述第二金属膜。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，在所述第一除去工序中，将包含所有所述第一开口部的区域上的所述钝化膜除去。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105572938A (zh) * 2016-01-29 2016-05-11 京东方科技集团股份有限公司 一种显示基板、显示装置及定位标识的识别方法
CN106898556A (zh) * 2015-12-17 2017-06-27 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN108117043A (zh) * 2016-11-28 2018-06-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
US10580371B2 (en) 2015-10-09 2020-03-03 Boe Technology Group Co., Ltd. Data driving module for driving display panel, data driving method and display device
CN116053256A (zh) * 2023-03-01 2023-05-02 海信家电集团股份有限公司 半导体器件及制备方法、电子装置
CN116093079A (zh) * 2023-03-01 2023-05-09 海信家电集团股份有限公司 半导体器件及电子装置
CN116053256B (zh) * 2023-03-01 2024-05-17 海信家电集团股份有限公司 半导体器件及制备方法、电子装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI603245B (zh) 2016-11-02 2017-10-21 友達光電股份有限公司 觸控面板
US11222851B2 (en) 2017-12-28 2022-01-11 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP7163577B2 (ja) * 2017-12-28 2022-11-01 富士電機株式会社 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274061A (ja) * 2000-03-27 2001-10-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001280295A (ja) * 2000-02-18 2001-10-10 General Electric Co <Ge> 凸形圧縮機ケーシング
JP2004158679A (ja) * 2002-11-07 2004-06-03 Sanyo Electric Co Ltd ボンディングパッド及びその形成方法
JP2007214399A (ja) * 2006-02-10 2007-08-23 Matsushita Electric Ind Co Ltd アライメントマークおよびアライメントマークの製造方法
US20090032979A1 (en) * 2007-07-31 2009-02-05 Fuji Electric Device Technology Co., Ltd. Semiconductor device having alignment mark and its manufacturing method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3695106B2 (ja) 1997-07-16 2005-09-14 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP2005012078A (ja) 2003-06-20 2005-01-13 Seiko Epson Corp 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001280295A (ja) * 2000-02-18 2001-10-10 General Electric Co <Ge> 凸形圧縮機ケーシング
JP2001274061A (ja) * 2000-03-27 2001-10-05 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2004158679A (ja) * 2002-11-07 2004-06-03 Sanyo Electric Co Ltd ボンディングパッド及びその形成方法
JP2007214399A (ja) * 2006-02-10 2007-08-23 Matsushita Electric Ind Co Ltd アライメントマークおよびアライメントマークの製造方法
US20090032979A1 (en) * 2007-07-31 2009-02-05 Fuji Electric Device Technology Co., Ltd. Semiconductor device having alignment mark and its manufacturing method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580371B2 (en) 2015-10-09 2020-03-03 Boe Technology Group Co., Ltd. Data driving module for driving display panel, data driving method and display device
US11362039B2 (en) 2015-12-17 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US10804211B2 (en) 2015-12-17 2020-10-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure and fabricating method thereof
US11901305B2 (en) 2015-12-17 2024-02-13 Taiwan Semiconductor Manufacturing Co. Ltd. Method for fabricating semiconductor structure having alignment mark feature
CN106898556A (zh) * 2015-12-17 2017-06-27 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN106898556B (zh) * 2015-12-17 2019-04-05 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US10168148B2 (en) 2016-01-29 2019-01-01 Boe Technology Group Co., Ltd. Display substrate, display device and method for recognizing position mark
WO2017128693A1 (zh) * 2016-01-29 2017-08-03 京东方科技集团股份有限公司 一种显示基板、显示装置及定位标识的识别方法
CN105572938A (zh) * 2016-01-29 2016-05-11 京东方科技集团股份有限公司 一种显示基板、显示装置及定位标识的识别方法
CN108117043B (zh) * 2016-11-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN108117043A (zh) * 2016-11-28 2018-06-05 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN116053256A (zh) * 2023-03-01 2023-05-02 海信家电集团股份有限公司 半导体器件及制备方法、电子装置
CN116093079A (zh) * 2023-03-01 2023-05-09 海信家电集团股份有限公司 半导体器件及电子装置
CN116093079B (zh) * 2023-03-01 2024-04-19 海信家电集团股份有限公司 半导体器件及电子装置
CN116053256B (zh) * 2023-03-01 2024-05-17 海信家电集团股份有限公司 半导体器件及制备方法、电子装置

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