CN104283569A - 信号解码电路 - Google Patents

Abstract

一种信号解码电路，包括信号比较器、电容、充放电电路、检测电路、电荷重置电路、电压比较器以及正反器。信号比较器接收信号对，并根据信号对而于信号比较器的比较输出端输出比较信号。电容具有预设电压。充放电电路耦接至比较输出端，根据比较信号对电容进行充电以及放电，而输出电容电压。检测电路耦接至比较输出端，根据比较信号输出启动信号。电荷重置电路根据启动信号将电容电压回复至预设电压。电压比较器根据电容电压是否大于预设电压，输出信息数据。正反器使用比较信号，取样信息数据并输出。

Description

信号解码电路

技术领域

本发明涉及一种信号解码电路，特别是涉及一种不需使用锁相回路的信号解码电路。

背景技术

随着移动式装置及其功能的爆炸性成长，周边配备问的数据传输速率也跟着呈现指数成长。大幅度采用第三代行动通讯(3G)、长程演进技术(LTE)以及将至的第四代行动通讯(4G)标准都显著地推升移动式装置的数据传输速率。移动式装置的相机开始支持500万像素以上的标准，显示器也因更高的分辨率以及更大的尺寸而变得更鲜艳。的确，许多制造商目前皆已于手机上采用3D技术，而固态内存储存设备也已提高尺寸以及速度，这些都将提高数据传输速率的需求。

处理许多功能问的数据以及沟通的应用处理器需要一个高频宽的管线来处理与日遽增的数据流量需求，而串行接口(Serial Interface)适合处理高信息流量。有鉴于此，MIPI联盟对此串行接口订定规范，M-PHY规格每条线路支持1．25 Gbps／1．5Gbps，甚至可选择每条线路2．5Gbps／3Gbps以及5Gbps／6Gbps。

除了高速模式外，M-PHY规格还定义一种低速的PWM模式，其中时钟信号内嵌于数据线路中。

PWM-GEARs	Min.(Mb/s)	Max．(Mb/s)
			PWM-G1	3	9
PWM-G2	6	18
			PWM-G3	12	36
PWM-G4	24	72
			PWM-G5	48	144
PWM-G6	96	288
			PWM-G7	192	576

如上表所示，PWM模式的数据传输速率根据支持的档位而有所不同，开始时系统强制预设档位为速度介于3Mbps至9Mbps的G1，每增加一档位则加倍传输速率（如G2支持6Mbps至18Mbps），最高档位G7可支持192Mbps至576Mbps。图1为显示M-PHY的低速PWM模式的信号波形图。在M-PHY规格中，如图1的波形101所示，当一周期的工作周期（duty cycle）大于50％时（即低逻辑电平时间TN小于高逻辑电平时间TP），系统判定该周期代表高逻辑电平。如图1的波形102所示，当一周期的工作周期小于50％时（即低逻辑电平时间TN大于高逻辑电平时间TP），系统判定该周期代表低逻辑电平。

图2为显示传统信号解码电路的电路图。如图2所示，信号对SP经由信号解码电路200的信号比较器201还原PWM信号210而输出比较信号S0，利用锁相回路（phase-lock loop,PLL）202产生工作周期为50％的时钟信号CLK。图3为显示根据图2的实施例所述的正反器取样时钟图。如动作301所示，图2的正反器203以时钟信号CLK经过反相器204作为时钟，如图3所示于时钟信号CLK的下降缘时抓取比较信号S0，并将时钟信号CLK的下降缘对应的比较信号S0输出为信息S2。

由于G1至G7档位速度为3Mbps至576Mbps，若需依据锁相回路（phase-lock loop,PLL）产生的时钟信号时，因为3MHz～576MHz的宽带电压控制振荡器相当难以实现，通常将电压控制振荡器（Voltage-ControlledOscillator,VCO）设计产生576MHz的频率，当需要使用3MHz的频率时，再通过除频的方式产生3MHz的时钟信号，然而锁相回路操作于高频576MHz将造成可观的功率损耗，而将576MHz除频至3MHz将占用相当可观的电路面积，进而影响电路的设计成本。因此，我们需要一个更有效率的信号解码电路。

发明内容

有鉴于此，本发明提出一种信号解码电路，包括：信号比较器，接收一信号对，并根据上述信号对而于上述信号比较器的比较输出端输出比较信号；电容，具有预设电压；充放电电路，耦接至上述比较输出端，根据上述比较信号对上述电容进行充电以及放电，而输出电容电压；检测电路，耦接至上述比较输出端，根据上述比较信号，输出启动信号；电荷重置电路，根据上述启动信号将上述电容电压回复至上述预设电压；电压比较器，根据上述电容电压是否大于上述预设电压，输出信息数据；以及正反器，使用上述比较信号，取样上述信息数据并输出。

根据本发明的实施例，其中当上述检测电路检测到上述比较信号的下降缘时，输出上述启动信号，并且上述正反器根据上述比较信号的上升缘，取样上述信息数据并输出。

根据本发明的实施例，其中上述信号比较器耦接至供应电压，而上述预设电压约为上述供应电压的一半。

根据本发明的实施例，其中当上述电容电压大于上述预设电压时，上述电压比较器输出的上述信息数据为高逻辑电平，当上述电容电压小于上述预设电压时，输出的上述信息数据为低逻辑电平。

根据本发明的实施例，还包括：电容阵列，具有多个备用电容，且上述备用电容皆具有上述预设电压，上述电容阵列于放电过程中根据切换信号将上述备用电容依照既定顺序逐一并联至上述电容，其中依照上述既定顺序所耦接的上述备用电容的电容值以上述电容的电容值的既定倍数的幂次方倍增加；以及第二比较器，根据上述电容电压以及临限电压，输出上述切换信号至上述电容阵列。

根据本发明的实施例，其中上述既定倍数为正整数，且上述备用电容的最小电容值为上述电容的电容值。

根据本发明的实施例，其中当上述第二比较器检测到上述电容电压低于上述临限电压时，输出上述切换信号且依照上述既定顺序将上述备用电容逐一并联至上述电容。

根据本发明的实施例，其中当放电过程结束后，上述充放电电路对参与放电过程的上述备用电容以及上述电容进行充电。

附图说明

图1为显示M-PHY的低速PWM模式的信号波形图。

图2为显示传统信号解码电路的电路图。

图3为显示根据图2的实施例所述的正反器取样时钟图。

图4为根据本发明的实施例所述的信号解码电路。

图5为根据本发明的实施例所述的信号解码电路的比较信号S0与电容电压VC的波形图。

图6为显示根据本发明另一实施例所述的信号解码电路。

图7为显示根据本发明的实施例所述的信号解码电路的比较信号S0与电容电压VC的波形图。

【符号说明】

101、102              波形

200、400、600         信号解码电路

201、401、601         信号比较器

202                   锁相回路

203、403、603         正反器

204、404、604         反相器

301                   动作

405、605              充放电电路

406、606              电容

407、607              检测电路

408、608              电荷重置电路

409、609              电压比较器

501、502              状态

610                   第二比较器

612                   电容阵列

701、702、703         状态

CLK                   时钟信号

S0                    比较信号

S1                    信号解码

S2                    信息

SP                    信号对

SPP                   正极信号

SPN               负极信号

ST                启动信号

SW                切换信号

T                 周期

TN                低逻辑电平时间

TP                高逻辑电平时间

VC                电容电压

VH                预设电压

VTH               临限电压

具体实施方式

为使本发明上述目的、特征和优点能更明显易懂，下文特例举优选实施例，并配合附图，来作详细说明如下：

以下将介绍根据本发明所述的优选实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。

图4为根据本发明的实施例所述的信号解码电路。如图4所示，信号解码电路400具有信号比较器401、充放电电路405、电容406、检测电路407、电荷重置电路408、电压比较器409、正反器403以及反相器404。信号比较器401接收信号对SP，并根据信号对SP而输出比较信号S0。其中信号对SP具有正极信号SPP以及负极信号SPN，当正极信号SPP大于负极信号SPN时，信号比较器401输出的比较信号S0为高逻辑电平，当正极信号SPP小于负极信号SPN时，信号比较器401输出的比较信号S0为低逻辑电平。充放电电路405耦接至信号比较器401，根据比较信号S0对电容406进行充电以及放电，使得电容406的两端具有电容电压VC，其中电容406的电容电压VC以预设电压VH为初始值。检测电路407，耦接至信号比较器401，根据比较信号S0，输出启动信号ST。电荷重置电路408根据启动信号ST将电容电压VC回复至预设电压VH。电压比较器409根据电容电压VC是否大于预设电压VH，输出信息数据S1，其中当电容电压VC大于预设电压VH时，电压比较器409输出的信息数据S1为高逻辑电平，当电容电压VC小于预设电压VH时，电压比较器409输出的信息数据S1为低逻辑电平。正反器403使用经过反相器404的比较信号S0作为频率，利用比较信号S0的下降缘取样信息数据S1并输出信息S2。

图5为根据本发明的实施例所述的信号解码电路的比较信号S0与电容电压VC的波形图。图5将搭配图4以便详细说明。根据本发明的实施例，如图5所示，在此定义比较信号S0为先低逻辑电平后才为高逻辑电平。根据本发明的实施例，当比较信号S0由高逻辑电平转变为低逻辑电平时，图4的充放电电路405对电容406放电，当比较信号S0由低逻辑电平转变为高逻辑电平时，图4的充放电电路405对电容406充电。根据本发明另一实施例，充放电电路405亦可定义为当比较信号S0由高逻辑电平转变为低逻辑电平时对电容406充电，当比较信号S0为由低逻辑电平转变高逻辑电平时对电容406放电。

根据本发明的实施例，图4的信号解码电路400的供应电压定义为5V，因此定义了比较信号S0的高逻辑电平为5V，低逻辑电平为0V。根据本发明另一实施例，预设电压VH通常选择供应电压的一半（即2.5V），以期得到最大的充放电幅度。在状态501时，比较信号S0一开始由5V转换至0V，检测电路407首先检测到比较信号S0的下降缘，输出启动信号ST至电荷重置电路408将电容406的充电电压VC重置至预设电压VH（亦即2.5V）。随后，充放电电路405检测到比较信号S0为0V时，开始对电容406放电，直到比较信号S0转为高逻辑电平（5V）时，充放电电路405再对电容406充电。根据本发明的实施例，最后在状态502时，电压比较器409比较电容电压VC与预设电压VH（即2.5V），若电容电压VC高于2.5V则代表信息数据S1为高逻辑电平，小于2.5V则为低逻辑电平。正反器403根据比较信号S0经过反相器404，即以比较信号S0的反相为频率，在周期T结束时，抓取信息数据S1并将其输出为信息S2。根据本发明另一实施例，若电容电压VC高于2.5V则代表信息数据S1为低逻辑电平，小于2.5V则为高逻辑电平。

图6为显示根据本发明另一实施例所述的信号解码电路。如图6所示，信号解码电路600大致与信号解码电路400相同，区别在于增加了第二比较器610以及电容阵列612。为了避免电容606被充电至最高电压或是被放电至最低电压，根据本发明的实施例，当第二比较器610检测到电容606的电容电压VC被放电至临限电压VTH时，第二比较器610输出切换信号SW控制电容阵列612中的备用电容依照既定顺序逐一并联至电容606。根据本发明另一实施例，当第二比较器610检测到电容606的电容电压VC被充电至临限电压VTH时第二比较器610输出切换信号SW控制电容阵列612中的备用电容依照既定顺序逐一并联至电容606。根据本发明的实施例，依照既定顺序所耦接的备用电容的电容值以电容606的电容值的既定倍数的幂次方倍增加，既定倍数可为任意正整数。

图7为显示根据本发明的实施例所述的信号解码电路的比较信号S0与电容电压VC的波形图。图6将搭配图7以便详细说明。根据本发明的实施例，在状态701时，电容606被放电至临限电压VTH。根据本发明的实施例，临限电压VTH为0.8V。此时第二比较器610检测到电容电压VC低于临限电压VTH（即0.8V），第二比较器610输出切换信号SW控制电容阵列612将备用电容并联至电容606。根据本发明的实施例，电容阵列具有多个备用电容，假设电容606的电容值为C，则备用电容的电容值分别为C、2C、4C、8C等等，亦即为二的幂次方倍。根据本发明另一实施例，备用电容并非仅限定于C的二的幂次方倍，亦可为任意正整数的幂次方倍。

假设备用电容的电容值分别为C、2C、4C并且每个备用电容皆具有预设电压VH（即2.5V）。根据本发明的实施例，检测电路607根据比较信号S0的下降缘，输出启动信号ST至电荷重置电路608将每一个备用电容还原至2.5V。当第二比较器610检测到电容电压VC低于0.8V时，输出切换信号SW将最小电容值（即C）的备用电容并联至电容606，此时电容606具有2C的电容值，此时具有电容值C的备用电容与电容606产生电荷分享（chargesharing）效应，根据本发明的实施例，此时的电容电压VC为之前的电容电压VC与预设电压VH的一半（即(2.5+0.8)/2=1.65V）（状态702）。

当第二比较器610再次检测到电容电压VC触及临限电压VTH时，第二比较器610再将具有电容值2C的备用电容并联至电容606，此时电容606具有4C的电容值（状态703）。随后，当比较信号S0转为5V时，充放电电路605开始对具有4C电容值的电容606充电，同样的电压比较器609根据电容电压VC是否大于预设电压VH，输出信息数据S1。正反器603使用经过反相器604的比较信号S0，取样信息数据S1并输出信息S2。

根据本发明所揭露的信号解码电路，信号解码电路中不需使用锁相回路产生时钟信号。当信号解码电路应用于3MHz～576MHz时，使用锁相回路的信号解码器必须将电压控制振荡器的输出频率设定在576MHz，当需要使用3MHz的频率时，利用除频的方式将576MHz降至3MHz。由于锁相回路操作于576MHz时，将造成较大的功率损耗，并且将576MHz除频至3MHz也将造成电路成本上的沉重的负担。然而，本发明在此提供低功率且电路结构简单的信号解码电路，将有效改善消耗功率过高，并且有效降低电路设计的成本。

以上叙述许多实施例的特征，使所属技术领域中的普通技术人员能够清楚理解本说明书的形态。所属技术领域中的普通技术人员能够理解其可利用本发明揭示内容为基础以设计或更动其它制程及结构而完成相同于上述实施例的目的和/或达到相同于上述实施例的优点。所属技术领域中的普通技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims (8)

1.一种信号解码电路，包括：

信号比较器，接收信号对，并根据上述信号对而于上述信号比较器的比较输出端输出比较信号；

电容，具有预设电压；

充放电电路，耦接至上述比较输出端，根据上述比较信号对上述电容进行充电以及放电，而输出电容电压；

检测电路，耦接至上述比较输出端，根据上述比较信号，输出启动信号；

电荷重置电路，根据上述启动信号将上述电容电压回复至上述预设电压；

电压比较器，根据上述电容电压是否大于上述预设电压，输出信息数据；以及

正反器，使用上述比较信号，取样上述信息数据并输出。

2.根据权利要求1所述的信号解码电路，其中，当上述检测电路检测到上述比较信号的下降缘时，输出上述启动信号，并且上述正反器根据上述比较信号的上升缘，取样上述信息数据并输出。

3.根据权利要求1所述的信号解码电路，其中，上述信号比较器耦接至供应电压，而上述预设电压约为上述供应电压的一半。

4.根据权利要求1所述的信号解码电路，其中当上述电容电压大于上述预设电压时，上述电压比较器输出的上述信息数据为高逻辑电平，当上述电容电压小于上述预设电压时，输出的上述信息数据为低逻辑电平。

5.根据权利要求1所述的信号解码电路，还包括：

电容阵列，具有多个备用电容，且上述备用电容皆具有上述预设电压，上述电容阵列于放电过程中根据切换信号将上述备用电容依照既定顺序逐一并联至上述电容，其中依照上述既定顺序所耦接的上述备用电容的电容值以上述电容的电容值的既定倍数的幂次方倍增加；以及

第二比较器，根据上述电容电压以及临限电压，输出上述切换信号至上述电容阵列。

6.根据权利要求5所述的信号解码电路，其中，上述既定倍数为正整数，且上述备用电容的最小电容值为上述电容的电容值。

7.根据权利要求5所述的信号解码电路，其中，当上述第二比较器检测到上述电容电压低于上述临限电压时，输出上述切换信号且依照上述既定顺序将上述备用电容逐一并联至上述电容。

8.根据权利要求7所述的信号解码电路，其中，当放电过程结束后，上述充放电电路对参与放电过程的上述备用电容以及上述电容进行充电。