CN104282752A - 高性能高集成度漏电极辅控l形栅型无结晶体管 - Google Patents
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Abstract
本发明涉及一种具有高性能高集成度漏电极辅控L形栅型无结晶体管，所设计的L形栅电极具有大写英文字母L形结构特征，嵌入于单晶硅凹槽内的栅极绝缘层上方；漏电极除与单晶硅凹槽一端的上表面接触之外，还附着在临近该端的栅极绝缘层上。通过L形栅电极隔离与漏电极对单晶硅凹槽的共同控制作用，调节单晶硅凹槽内临近漏电极一端的载流子分布及能带弯曲程度，在减小无结型晶体管漏极寄生电阻的同时，同步减小反向泄漏电流，解决了普通无结晶体管漏极寄生电阻和反向泄漏电流无法同时减小的问题。
Description
技术领域
本发明属于超大规模集成电路制造领域，具体涉及一种适用于超高集成度集成电路制造的具有高性能高集成度漏电极辅控L形栅型无结晶体管结构。
背景技术
集成电路的基本组成单元MOSFETs晶体管的尺寸逐年减小。随着尺寸进入深纳米级，需要在几个纳米的距离内实现多个数量级的浓度差来形成极陡的源极和漏极PN结，这样的浓度梯度对于掺杂和热处理工艺有极高的要求。通过在SOI晶圆上制成的无结的场效应晶体管可有效解决上述问题, 无结晶体管采用多子导通，器件的源区、漏区和沟道区域具有相同的掺杂浓度，利用将硅薄膜做得足够薄的特点，以N型器件为例，当栅极处于反向偏压时，由于硅薄膜很薄，沟道区域的电子在栅电场的作用下很容易被耗尽，从而实现器件的阻断状态。随着栅极偏压的增大，沟道区域的多子耗尽解除，并在界面处形成电子积累以实现器件的开启。
然而，无论是传统的有结型晶体管还是无结晶体管，当栅电极处于反向偏压时，正偏的漏电极和反偏的栅电极之间所形成的高电势差使得临近两个电极的硅薄膜区域附近形成强电场，这会导致沟道局部能带的显著弯曲，进而导致泄漏电流的产生。
同时，为使无结晶体管的沟道迁移率不至于过低，无结晶体管的掺杂浓度不能设置过高，这就使得无结晶体管的源、漏电阻对比于普通有结晶体管要大，通过缩短源、漏电极与和栅电极之间的距离可以有效减小无结晶体管的源、漏电阻，但这会严重导致临近漏电极附近区域能带弯曲的进一步增强，从而会引发更多的反向泄漏电流的产生。
因此在无结晶体管的设计上，存在着漏极电阻和反向泄漏电流之间的矛盾，一方面，若单纯通过延长栅电极和漏电极之间的距离可以降低反向泄漏电流，但同时漏极电阻会显著增加，同时，所延长的区域占用了更多的芯片面积，因此不利于集成度的提高；另一方面，若单纯通过减小栅电极和漏电极之间的距离可以使漏极电阻明显减小，但同时反向泄漏电流又会明显增加。
发明内容
发明目的
为在不占用额外芯片面积和不增加漏极寄生电阻的前提下降低无结晶体管的反偏泄漏电流，本发明提供一种具有高性能高集成度漏电极辅控L形栅型无结晶体管结构。
技术方案
本发明是通过以下技术方案来实现的：
一种具有高性能高集成度漏电极辅控L形栅型无结晶体管，包括SOI晶圆的硅衬底，SOI晶圆的硅衬底上方为SOI晶圆的绝缘层，SOI晶圆的绝缘层上方为单晶硅凹槽，相邻的单晶硅凹槽之间通过绝缘介质层隔离，单晶硅凹槽的凹槽内壁表面为栅极绝缘层，栅极绝缘层上方形成L形栅电极，单晶硅凹槽所形成的源极的一端的上表面为源电极，单晶硅凹槽所形成的漏极一端的上表面为漏电极的一部分，漏电极的另一部分附着在单晶硅凹槽在该端侧壁上所附着的栅极绝缘层上，L形栅电极、源电极和漏电极之间彼此通过绝缘介质层隔离。L形栅电极呈大写英文字母L形，嵌入于单晶硅凹槽内的栅极绝缘层的上方。栅极绝缘层是二氧化铪、四氮化三硅、三氧化二铝或者二氧化硅层。
优点及效果
本发明具有如下优点及有益效果：
1. 低反向泄漏电流和低静态功耗。
本发明利用漏电极辅助L形栅对沟道进行控制，可有效减小当栅电极电压反偏，漏电极电压正偏时沟道临近漏电极一端的能带弯曲程度，进而避免由于能带弯曲程度过大所导致的能带间产生过大的隧穿电流，即显著降低普通有结和无结晶体管栅极致漏极泄漏电流过大的问题，因此本发明所提出的高性能高集成度漏电极辅控L形栅型无结晶体管对比于普通有结和无结晶体管，具有低反向泄漏电流的效果和低静态功耗的优点。
2. 低漏极寄生电阻。
本发明所提出的高性能高集成度漏电极辅控L形栅型无结晶体管，其漏电极除附着于单晶硅凹槽所形成漏极一端的上表面以外，还附着于临近该端的栅极绝缘层表面，当器件工作时，处于正偏的漏电极使单晶硅凹槽临近漏电极一侧的区域因形成电子积累而增加该区域导电能力，因此，漏电极对单晶硅凹槽所形成的器件的漏区的这种辅助控制作用可用于降低漏极寄生电阻。
3. 高集成度
本发明利用漏电极辅助L形栅电极对单晶硅凹槽进行共同控制，在保证具有低泄漏电流、低漏极寄生电阻等优点的同时，由于单晶硅凹槽两端的垂直沟道位于源电极和漏电极的正下方，对比于普通有结和无结晶体管，不需额外占用更多的芯片面积，且有效增加了器件的沟道长度，有利于克服沟道缩短至深纳米尺度下所带来的的器件开关特性下降的问题，因此适合作为深纳米级集成电路设计的基本单元。
附图说明
图1为本发明具有高性能高集成度漏电极辅控L形栅型无结晶体管在SOI衬底上形成的二维结构示意图；
图2至图9为本发明具有低泄漏电流的高性能高集成度漏电极辅控L形栅型无结晶体管的结构单元及其阵列的制备方法的一个具体实例的工艺流程图,
图2是步骤一示意图，
图3是步骤二示意图，
图4是步骤三示意图，
图5是步骤四示意图，
图6是步骤五示意图。
图7是步骤六示意图，
图8是步骤七示意图，
图9是步骤八示意图。
附图标记说：
1、源电极；2、漏电极；3、L形栅电极；4、栅极绝缘层； 5、绝缘介质层；6、单晶硅凹槽；7、SOI晶圆的绝缘层；8、SOI晶圆的硅衬底。
具体实施方式
下面结合附图对本发明做进一步的说明：
本发明提供一种具有高性能高集成度漏电极辅控L形栅型无结晶体管，包括SOI晶圆的硅衬底8，SOI晶圆的硅衬底8上方为SOI晶圆的绝缘层7, SOI晶圆的绝缘层7上方为单晶硅凹槽6，相邻的单晶硅凹槽6之间通过绝缘介质层5隔离，单晶硅凹槽6的凹槽内壁表面为栅极绝缘层4，栅极绝缘层4上方形成L形栅电极3，单晶硅凹槽6所形成的源极的一端的上表面为源电极1，单晶硅凹槽所形成漏极一端的上表面为漏电极2的一部分，漏电极2的另一部分附着在单晶硅凹槽6在该端侧壁上所附着的栅极绝缘层4上，L形栅电极3、源电极1和漏电极2之间彼此通过绝缘介质层5隔离。以N型器件为例，当器件工作时，漏电极3正偏，使单晶硅凹槽6临近漏电极的一端形成电子积累，所积累的电子增强了单晶硅凹槽7该端的导电能力，即该端作为器件漏区，其漏极寄生电阻通过这种漏电极对单晶硅凹槽7的辅助控制作用被有效降低，同时，对比于普通有结或无结型器件，本发明所提出的高性能高集成度漏电极辅控L形栅型无结晶体管，结合单晶硅凹槽的设计与漏电极2对单晶硅凹槽的辅助控制作用，增加了与漏电极2直接接触的单晶硅凹槽6的上表面和L形栅电极3之间的距离，因此对比于普通平面结构，可减小单晶硅凹槽6临近漏电极2附近区域的能带弯曲程度，进而有效降低能带间隧穿所发生的几率，通过上述方法在既不增加器件漏极寄生电阻、又不增加额外芯片面积的同时，可有效降低器件的反向泄漏电流。同时，L形栅电极3和漏电极2的一部分是形成在单晶硅凹槽6内部的，因此L形栅电极3通过漏电极2的辅助控制作用，同漏电极2共同对单晶硅凹槽6的导通和关断进行控制，在保证低漏极寄生电阻和低反向泄漏电流特性的同时，在不额外增加芯片面积的前提下利用这种凹槽形的沟道设计增加了器件的有效沟道长度，因此有利于克服深纳米尺寸下器件所产生的短沟道效应，使得器件具有优秀的开关特性。
为达到本发明所述的器件功能，本发明所提出的这种具有高性能高集成度漏电极辅控L形栅型无结晶体管，其核心结构特征为：
1. 漏电极2除形成于单晶硅凹槽6所形成的漏极的一端的上表面以外，还附着在单晶硅凹槽6在该端侧壁上所附着的栅极绝缘层4上，单晶硅凹槽6的上表面和L形栅电极3之间距离的增加使单晶硅凹槽6临近漏电极2一端的能带弯曲程度减弱，以此减小反向泄漏电流，同时利用漏电极2辅助L形栅电极3对单晶硅凹槽6进行控制，当器件工作时，漏电极正偏，使得单晶硅凹槽6临近漏一端形成电子积累以降低漏极寄生电阻，即本发明所提出的漏电极2辅助L形栅电极对单晶硅凹槽6控制的这一核心结构特征使漏极电阻和反向泄漏电流同时减小。
2.L形栅电极3具有大写英文字母L形结构特征，嵌入于单晶硅凹槽6内的栅极绝缘层4的上方，并通过绝缘介质层5与L形栅电极3隔离，与漏电极2共同对单晶硅凹槽6进行控制作用。
3. 受L形栅电极3与漏电极2共同控制的单晶硅凹槽6的两端分别位于源电极1和漏电极2的正下方，对比于平面结构，在不占用额外的芯片面积的前提下增加了器件的有效沟道长度，因此有利于克服短沟道效应。
4.栅极绝缘层4采用二氧化铪、四氮化三硅、三氧化二铝等具有高介电常数的绝缘材料生成，单也可以是具有较低介电常数的二氧化硅层。
本发明所提出的这种具有高性能高集成度漏电极辅控L形栅型无结晶体管的单元及阵列的具体制造工艺步骤如下：
步骤一、提供一个掺杂浓度低于1019cm-3的SOI晶圆，SOI晶圆的下方为SOI晶圆的硅衬底8，SOI晶圆上方为用于形成单晶硅凹槽6的单晶硅薄膜，二者之间为SOI晶圆的绝缘层7，通过光刻、刻蚀等工艺在所提供的SOI晶圆的绝缘层8上形成一系列如图2所示的长方体状的用于形成单晶硅凹槽6的单晶硅孤岛阵列；
步骤二、如图3所示，在单晶硅孤岛阵列上方通过淀积绝缘介质后，抛平表面形成绝缘介质层5，作为器件单元之间隔离用；
步骤三、如图4所示，通过刻蚀工艺，将单晶硅孤岛阵列的每一个单元通过刻蚀工艺形成单晶硅凹槽6；
步骤四、如图5所示，在上述步骤基础上在晶圆表面淀积具有高介电常数的绝缘介质，抛平表面后再通过刻蚀工艺形成栅极绝缘层4，或通过氧化工艺在单晶硅凹槽6的表面通过氧化生成二氧化硅层，作为器件的栅极绝缘层4；
步骤五、如图6所示，在上述步骤的基础上在晶圆表面淀积金属或多晶硅，抛平表面后通过刻蚀工艺生成L形栅电极3；
步骤六、如图7所示，在上述步骤基础上在晶圆表面淀积绝缘介质，抛平表面后通过刻蚀工艺进一步生成绝缘介质层5。
步骤七、如图8所示，在上述步骤基础上在晶圆表面再次淀积金属并抛平表面，以此部分生成漏电极2；
步骤八、如图9所示，在上述步骤基础上在晶圆表面再次淀积绝缘介质以进一步生成绝缘介质层5，抛平表面后通过刻蚀工艺刻蚀掉单晶硅凹槽6两端上表面、步骤7所生成的部分漏电极及与之相接触的栅极绝缘物4的上表面的绝缘介质层5以生成源、漏通孔，并分别在源、漏通孔中注入金属以生成源电极1和漏电极2。
Claims (3)
1.一种高性能高集成度漏电极辅控L形栅型无结晶体管，包括SOI晶圆的硅衬底（8），SOI晶圆的硅衬底（8）上方为SOI晶圆的绝缘层（7）；其特征在于：SOI晶圆的绝缘层（7）上方为单晶硅凹槽（6），相邻的单晶硅凹槽（6）之间通过绝缘介质层（5）隔离，单晶硅凹槽（6）的凹槽内壁表面为栅极绝缘层（4），栅极绝缘层（4）上方形成L形栅电极（3），单晶硅凹槽（6）一端的上表面与源电极（1）接触，单晶硅凹槽（6）另一端的上表面与漏电极（2）接触，漏电极（2）除与单晶硅凹槽（6）一端的上表面接触之外，还附着在临近该端的栅极绝缘层（4）上，L形栅电极（3）、源电极（1）和漏电极（2）之间彼此通过绝缘介质层（5）隔离。
2.根据权利要求1所述的具有高性能高集成度漏电极辅控L形栅型无结晶体管，其特征在于：L形栅电极（3）呈大写英文字母L形，嵌入于单晶硅凹槽（6）内的栅极绝缘层（4）的上方。
3.根据权利要求1所述的高性能高集成度漏电极辅控L形栅型无结晶体管，其特征在于：栅极绝缘层（4）是二氧化铪、四氮化三硅、三氧化二铝或者二氧化硅层。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109935631A (zh) * | 2019-03-24 | 2019-06-25 | 西安电子科技大学 | 无掺杂的l形隧穿场效应晶体管及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2161755A1 (en) * | 2008-09-05 | 2010-03-10 | University College Cork-National University of Ireland, Cork | Junctionless Metal-Oxide-Semiconductor Transistor |
| WO2011101463A1 (en) * | 2010-02-19 | 2011-08-25 | University College Cork - National University Of Ireland, Cork | A transistor device |
| US20120126197A1 (en) * | 2010-11-19 | 2012-05-24 | National Chiao Tung University | Structure and process of basic complementary logic gate made by junctionless transistors |
| CN102610642A (zh) * | 2011-01-21 | 2012-07-25 | 台湾积体电路制造股份有限公司 | 非均匀沟道无结晶体管 |
| CN102779851A (zh) * | 2012-07-06 | 2012-11-14 | 北京大学深圳研究生院 | 一种无结场效应晶体管 |
-
2013
- 2013-11-20 CN CN201310594237.2A patent/CN104282752B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2161755A1 (en) * | 2008-09-05 | 2010-03-10 | University College Cork-National University of Ireland, Cork | Junctionless Metal-Oxide-Semiconductor Transistor |
| WO2011101463A1 (en) * | 2010-02-19 | 2011-08-25 | University College Cork - National University Of Ireland, Cork | A transistor device |
| US20120126197A1 (en) * | 2010-11-19 | 2012-05-24 | National Chiao Tung University | Structure and process of basic complementary logic gate made by junctionless transistors |
| CN102610642A (zh) * | 2011-01-21 | 2012-07-25 | 台湾积体电路制造股份有限公司 | 非均匀沟道无结晶体管 |
| CN102779851A (zh) * | 2012-07-06 | 2012-11-14 | 北京大学深圳研究生院 | 一种无结场效应晶体管 |
Non-Patent Citations (2)
| Title |
|---|
| WUMEILE,JINXIAOSHI,CHUAIRONGYAN,LIUXI: "Simulation study on short channel double-gate junctionless field-effect transistors", 《JOURNAL OF SEMICONDUCTORS》 * |
| 周艳文，樊子铭，宁洁: "无结晶体管的研究现状及展望", 《辽宁科技大学学报》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109935631A (zh) * | 2019-03-24 | 2019-06-25 | 西安电子科技大学 | 无掺杂的l形隧穿场效应晶体管及其制备方法 |
| CN109935631B (zh) * | 2019-03-24 | 2020-10-09 | 西安电子科技大学 | 无掺杂的l形隧穿场效应晶体管及其制备方法 |
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