CN104282617A - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成硅通孔；在所述硅通孔中形成导电层；形成覆盖所述硅通孔顶部的BCB层；执行化学机械研磨直至露出所诉硅通孔的顶部。根据本发明，形成所述硅通孔时，可以避免产生于所述硅通孔的边缘靠近所述硅通孔顶部的位置的凹坑缺陷。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成硅通孔的方法。
背景技术
在消费电子领域，多功能设备日益受到消费者的喜爱，相比于功能简单的设备，多功能设备制作过程将更加复杂，比如需要在电路版图上集成多个不同功能的芯片，因而出现了3D集成电路（integratedcircuit，IC）技术。3D集成电路被定义为一种系统级集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互连。但是，上述方式仍然存在很多不足，比如堆叠芯片数量较多，芯片之间的连接关系比较复杂，需要利用多条金属线，进而导致最终的布线方式比较混乱，而且也会导致电路体积的增加。
因此，现有的3D集成电路技术大都采用硅通孔（Through SiliconVia，TSV）实现多个芯片之间的电连接。硅通孔是一种穿透硅晶圆或芯片的垂直互连，在硅晶圆或芯片上以蚀刻或镭射方式钻孔，再用导电材料如铜、多晶硅、钨等物质填满，从而实现不同硅片之间的互连。
采用现有技术形成的硅通孔如图1A所示，硅通孔101形成于半导体衬底100中，包括导电层105以及环绕在导电层105外侧的导电种子层104、阻挡层103和衬垫层102。导电层105由金属材料形成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种，优选Cu，选用Cu不仅能够降低成本，而且与现有工艺能够很好地兼容，简化工艺过程。导电种子层104可以增强导电层105与阻挡层103之间的附着性。阻挡层103可以防止导电层105中的金属向半导体衬底100中的扩散，其构成材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。衬垫层102为绝缘层，其作用是为了防止导电层105中的金属和半导体衬底100发生导通，其构成材料优选氧化物，例如硬脂酸四乙氧基硅烷（SATEOS）或者四乙氧基硅烷（TEOS）等。
在现有技术中，采用化学气相沉积工艺形成衬垫层102，采用物理气相沉积工艺形成阻挡层103，采用溅射工艺或者化学气相沉积工艺形成导电种子层104，采用电镀工艺形成由Cu构成的导电层105。实施电镀工艺之后，由于负载效应的缘故，硅通孔101的边缘靠近硅通孔101的顶部的位置未形成导电层105，形成凹陷部分。随后执行化学机械研磨的过程中，仍然无法填平上述凹陷部分，导致在图1B中的位置106出现凹坑缺陷，进而造成此处Cu扩散的加剧。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成硅通孔；在所述硅通孔中形成导电层；形成覆盖所述硅通孔顶部的BCB层。
进一步，所述BCB层的厚度为4-5微米。
进一步，采用化学气相沉积工艺形成所述BCB层。
进一步，形成所述硅通孔的步骤包括：在所述半导体衬底上形成光刻胶层；通过曝光、显影在所述光刻胶层中形成所述硅通孔的顶部开口的图案；以所述图案化的光刻胶层为掩膜，蚀刻所述半导体衬底以在其中形成所述硅通孔；通过灰化去除所述光刻胶层。
进一步，所述导电层由金属材料构成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种。
进一步，所述导电层由Cu构成。
进一步，在所述导电层与所述硅通孔之间还依次形成有衬垫层和阻挡层。
进一步，所述阻挡层的构成材料为金属、金属氮化物或者其组合。
进一步，所述衬垫层为绝缘层，其构成材料为氧化物。
进一步，形成所述导电层层之后，还包括执行化学机械研磨直至露出所述硅通孔的顶部的步骤。
进一步，形成所述BCB层之后，还包括执行化学机械研磨直至露出所述硅通孔的顶部的步骤
根据本发明，形成所述硅通孔时，可以避免产生于所述硅通孔的边缘靠近所述硅通孔顶部的位置的凹坑缺陷。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为根据现有技术形成的硅通孔的示意性剖面图；
图1B为图1A中示出的硅通孔中存在的凹坑缺陷的示意性剖面图；
图2A-图2C为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法形成硅通孔的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成硅通孔的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[示例性实施例]
下面，参照图2A-图2C和图3来描述根据本发明示例性实施例的方法形成硅通孔的详细步骤。
参照图2A-图2C，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺（BEOL）之前形成的器件，在此并不对前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底200中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。
接下来，在半导体衬底200中形成硅通孔201。形成硅通孔201的步骤包括：在半导体衬底200上形成光刻胶层；通过曝光、显影在光刻胶层中形成硅通孔201的顶部开口的图案；以所述图案化的光刻胶层为掩膜，蚀刻半导体衬底200以在其中形成硅通孔201；通过灰化去除所述光刻胶层。
上述形成硅通孔201的过程是在形成连通位于半导体衬底200上的前端器件的有源区（包括栅极和源/漏区）的接触塞之后实施的，所述接触塞位于半导体衬底200上的层间介电层中，为了简化，图例中未予示出。本领域技术人员可以知晓的是，硅通孔201的制作和所述接触塞的制作可以同时进行，其详细过程已为本领域技术人员所熟习，在此不再赘述。
接着，如图2B所示，在硅通孔201中形成导电层205以及环绕在导电层205外侧的导电种子层204、阻挡层203和衬垫层202。导电层205由金属材料构成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种，优选Cu，选用Cu不仅能够降低成本，而且与现有工艺能够很好地兼容，简化工艺过程。导电种子层204可以增强导电层205与阻挡层203之间的附着性。阻挡层203可以防止导电层205中的金属向半导体衬底200中的扩散，其构成材料为金属、金属氮化物或者其组合，优选Ta和TaN的组合或者Ti和TiN的组合。衬垫层202为绝缘层，其作用是为了防止导电层205中的金属和半导体衬底200发生导通，其构成材料优选氧化物，例如硬脂酸四乙氧基硅烷（SATEOS）或者四乙氧基硅烷（TEOS）、二氧化硅等。
形成上述各层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用化学气相沉积工艺形成衬垫层202，采用物理气相沉积工艺形成阻挡层203，采用溅射工艺或者化学气相沉积工艺形成导电种子层204，采用物理气相沉积工艺或者电镀工艺形成导电层205，对于由Cu构成的导电层205的形成，优选电镀工艺。然后，执行化学机械研磨直至露出硅通孔201的顶部。
接着，如图2C所示，形成覆盖硅通孔201顶部的BCB层206。所述BCB为苯丙环丁烯的英文缩写，其分子式为C8H8。在较宽的频率和温度范围内，所述BCB均具有很低的介电常数和介电损耗，可以减小单位长度上的金属布线的电容，使相邻金属布线间的交互串扰达到更低的程度，最终提高信号的传输速度和质量。在1KHz至1MHz的频率范围内，所述BCB的介电常数为2.7，且在25-200℃的温度范围内，该介电常数几乎不发生变化；当频率超过20GHz后，所述BCB在室温下的介电常数为2.5。
由于所述BCB具有优秀的塑性变形特性，因此，BCB层206可以与下方的导电层205实现良好的结合，对于由Cu构成的导电层205，BCB层206可以完全填充如图1B中的位置106出现的凹坑。形成BCB层206可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如采用化学气相沉积工艺，其厚度为4-5微米。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，执行化学机械研磨直至露出硅通孔201的顶部，可以采用常规方式控制所述研磨过程的终点，例如当化学机械研磨设备的研磨垫接触到前述层间介电层时，即探测设备捕捉到前述层间介电层的构成材料（通常为氧化物）的反馈信号时，终止所述研磨过程。然后，通过后续工艺完成整个半导体器件的制作，包括形成连通硅通孔201和前述接触塞的金属互连层。根据本发明，形成硅通孔201时，可以避免产生于硅通孔101的边缘靠近硅通孔101的顶部的位置的凹坑缺陷，同时，在形成连通硅通孔201的金属互连层之后，不会对整个连接结构的电阻值造成太大变化。
参照图3，其中示出了根据本发明示例性实施例的方法形成硅通孔的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在半导体衬底中形成硅通孔；
在步骤302中，在硅通孔中形成导电层；
在步骤303中，形成覆盖硅通孔顶部的BCB层；
在步骤304中，执行化学机械研磨直至露出硅通孔的顶部。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底中形成硅通孔；
在所述硅通孔中形成导电层；
形成覆盖所述硅通孔顶部的BCB层。
2.根据权利要求1所述的方法，其特征在于，所述BCB层的厚度为4-5微米。
3.根据权利要求2所述的方法，其特征在于，采用化学气相沉积工艺形成所述BCB层。
4.根据权利要求1所述的方法，其特征在于，形成所述硅通孔的步骤包括：在所述半导体衬底上形成光刻胶层；通过曝光、显影在所述光刻胶层中形成所述硅通孔的顶部开口的图案；以所述图案化的光刻胶层为掩膜，蚀刻所述半导体衬底以在其中形成所述硅通孔；通过灰化去除所述光刻胶层。
5.根据权利要求1所述的方法，其特征在于，所述导电层由金属材料构成，所述金属材料包括Pt、Au、Cu、Ti和W中的一种或者多种。
6.根据权利要求5所述的方法，其特征在于，所述导电层由Cu构成。
7.根据权利要求1所述的方法，其特征在于，在所述导电层与所述硅通孔之间还依次形成有衬垫层和阻挡层。
8.根据权利要求7所述的方法，其特征在于，所述阻挡层的构成材料为金属、金属氮化物或者其组合。
9.根据权利要求7所述的方法，其特征在于，所述衬垫层为绝缘层，其构成材料为氧化物。
10.根据权利要求1所述的方法，其特征在于，形成所述导电层层之后，还包括执行化学机械研磨直至露出所述硅通孔的顶部的步骤。
11.根据权利要求1所述的方法，其特征在于，形成所述BCB层之后，还包括执行化学机械研磨直至露出所述硅通孔的顶部的步骤。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020145200A1 (en) * 2001-04-05 2002-10-10 International Business Machines Corporation Spin-on cap layer, and semiconductor device containing same
US20050001325A1 (en) * 2003-07-03 2005-01-06 International Business Machines Corporation Selective capping of copper wiring
US6979625B1 (en) * 2003-11-12 2005-12-27 Advanced Micro Devices, Inc. Copper interconnects with metal capping layer and selective copper alloys
CN1783478A (zh) * 2004-12-01 2006-06-07 台湾积体电路制造股份有限公司 改善电子迁移的半导体元件与半导体元件的形成方法
US20100219533A1 (en) * 2006-02-06 2010-09-02 Nec Corporation Multilayered wiring structure, and method for manufacturing multilayered wiring

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020145200A1 (en) * 2001-04-05 2002-10-10 International Business Machines Corporation Spin-on cap layer, and semiconductor device containing same
US20050001325A1 (en) * 2003-07-03 2005-01-06 International Business Machines Corporation Selective capping of copper wiring
US6979625B1 (en) * 2003-11-12 2005-12-27 Advanced Micro Devices, Inc. Copper interconnects with metal capping layer and selective copper alloys
CN1783478A (zh) * 2004-12-01 2006-06-07 台湾积体电路制造股份有限公司 改善电子迁移的半导体元件与半导体元件的形成方法
US20100219533A1 (en) * 2006-02-06 2010-09-02 Nec Corporation Multilayered wiring structure, and method for manufacturing multilayered wiring

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