CN104267553B - 元件基板及其配向方法 - Google Patents
元件基板及其配向方法 Download PDFInfo
- Publication number
- CN104267553B CN104267553B CN201410534206.2A CN201410534206A CN104267553B CN 104267553 B CN104267553 B CN 104267553B CN 201410534206 A CN201410534206 A CN 201410534206A CN 104267553 B CN104267553 B CN 104267553B
- Authority
- CN
- China
- Prior art keywords
- insulating barrier
- device substrate
- conductive layer
- substrate
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 11
- 238000012360 testing method Methods 0.000 claims abstract description 54
- 230000004888 barrier function Effects 0.000 claims description 64
- 239000000463 material Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000004873 anchoring Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 15
- 230000012447 hatching Effects 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000004744 fabric Substances 0.000 description 4
- 230000000007 visual effect Effects 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RQIPKMUHKBASFK-UHFFFAOYSA-N [O-2].[Zn+2].[Ge+2].[In+3] Chemical compound [O-2].[Zn+2].[Ge+2].[In+3] RQIPKMUHKBASFK-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- -1 aluminum tin-oxide Chemical compound 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 210000004247 hand Anatomy 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
- G02F1/133707—Structures for producing distorted electric fields, e.g. bumps, protrusions, recesses, slits in pixel electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
一种元件基板，包括具有有源区及周边区的基板、位于有源区内的像素阵列、位于基板上且与像素阵列电性连接的多个信号接垫以及位于周边区内并与像素阵列电性连接的至少一测试接垫。测试接垫包括位于周边区的导电层、覆盖导电层的绝缘层及位于绝缘层上的接触图案层。绝缘层具有至少一接触开口及至少一沟槽。接触开口暴露出导电层。接触图案层透过接触开口而与导电层电性连接。部份接触图案层位于沟槽内。此外，上述元件基板的配向方法也被提出。本发明元件基板上的各区域上的配向膜能够具有相近的锚定力，从而可以改善现有技术中配向不良的现象。
Description
技术领域
本发明是有关于一种基板及其配向方法，且特别是有关于一种元件基板及其配向方法。
背景技术
显示面板包括元件基板、相对于元件基板的对向基板以及配置于元件基板与对向基板之间的显示介质。以液晶显示面板为例，显示介质为多个液晶分子。显示面板使能时，为使液晶分子的光轴能够正确且快速地转至指定方向，以提供对应像素指定的穿透率，元件基板上通常设有一层配向膜。透过配向膜提供的锚定力(Anchoring force)，多个液晶分子的光轴便可在显示面板未使能时向指定方向倾斜，即液晶分子具有指定的预倾角(pre-tilt angle)。藉此，当显示面板使能时，多个液晶分子的光轴便能够正确且快速地转至指定方向，进而提供使用者良好的影像品质。
然而，元件基板的周边区上需设置供测试人员测试元件基板的像素阵列的测试接垫。一般而言，测试接垫相较于其周围的膜层具有较高的高度，使得测试接垫与其周围膜层之间存在一高度差。当利用一配向工具在配向膜上进行一接触式配向程序时，配向工具对配向膜的下压力量便会受到测试接垫与其周围膜层之间的高度差影响，从而造成元件基板的有源区与周边区交界附近与有源区中心附近的配向膜具有的锚定力大小不一致，即产生配向不良(rubbing mura)的问题。
发明内容
本发明提供一种元件基板，其能够改善配向不良的现象。
本发明提供一种元件基板，包括具有有源区及周边区的基板、位于有源区内的像素阵列、位于基板上且与像素阵列电性连接的多个信号接垫以及位于周边区内幷与像素阵列电性连接的至少一测试接垫。测试接垫包括位于周边区的导电层、覆盖导电层的绝缘层及位于绝缘层上的接触图案层。绝缘层具有至少一接触开口及至少一沟槽。接触开口暴露出导电层。接触图案层透过接触开口而与导电层电性连接。部份接触图案层位于沟槽内。
本发明提供一种元件基板的配向方法，包括下列步骤：提供上述元件基板；在元件基板上形成配向膜，以覆盖像素阵列以及测试接垫；利用一配向工具在配向膜上进行一接触式配向程序，配向工具系先与测试接垫重叠再与有源区重叠。
基于上述，在本发明一实施例的元件基板中，测试接垫的接触图案层向绝缘层的沟槽延伸而使接触图案层的一部份位于绝缘层的沟槽内，此时部分的接触图案层铺设于沟槽的侧壁上而形成一缓坡。当利用一配向工具在铺设于测试接垫及像素阵列上的配向膜上进行一接触式配向程序时，配向工具便能够顺着上述缓坡以稳定的下压力量对有源区与周边区交界附近的部份配向膜以及靠近有源区中心的部份配向膜进行配向。如此一来，元件基板上的各区域上的配向膜便能够具有相近的锚定力，从而改善现有技术中配向不良的现象。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，幷配合所附图式作详细说明如下。
附图说明
图1为本发明一实施例的元件基板的上视示意图。
图2A为图1的元件基板局部K的放大示意图。
图2B为根据图2A的剖线A-A’所绘的元件基板局部的剖面示意图。
图2C为图2A的测试接垫的导电层的上视示意图。
图3为本发明另一实施例的元件基板的像素结构、资料线及扫描线的上视示意图。
图4为本发明另一实施例的元件基板局部的剖面示意图。
图5为本发明又一实施例的元件基板局部的上视示意图。
图6A为本发明又一实施例的元件基板局部的上视示意图。
图6B为根据图6A的剖线D-D’所绘的元件基板局部的剖面示意图。
图7为本发明再一实施例的元件基板局部的的剖面示意图。
图8为本发明一实施例的元件基板的上视示意图。
[主要元件附图标记说明]
10：滚轮
20：布毛
100、100A、100C～100F：元件基板
110：基板
110a：有源区
110b：周边区
110c：承载面
120：像素阵列
122、122A：像素结构
122a：有源元件
122b：像素电极
122b1：像素电极的分支
122c：共用电极
122c1：共用电极的分支
130：信号接垫
140、140C、140F：测试接垫
142、142D：导电层
142a：本体部
142b：桥接电极
142c：开口
144：绝缘层
144a、144aA、144aE：第一绝缘层
144b：第二绝缘层
146：接触图案层
146a：边缘
150：驱动电路
160：软性电路板
A-A’、D-D’：剖线
DL：资料线
Hc：接触开口
Hp、HpA、HpD、HpE：沟槽
d1：法线方向
d2：方向
d3：预定配向方向
SL：扫描线
S1：第一侧壁
S2：第二侧壁
S3：底部
R：配向工具
PI：配向膜
K：元件基板局部
W1、W2、W3：宽度
具体实施方式
图1为本发明一实施例的元件基板的上视示意图。元件基板100包括基板110、像素阵列120、多个信号接垫130以及至少一个测试接垫140。基板110具有有源区110a以及周边区110b，周边区110b与有源区110a连接且环绕有源区110a。像素阵列120位于基板110的有源区110a内。多个信号接垫130位于基板110的周边区110b内且与像素阵列120电性连接。至少一个测试接垫140位于基板110的周边区110b内且与像素阵列120电性连接。在本实施例中，基板110的材质可为玻璃、石英、有机聚合物、或是不透光/反射材料(例如：导电材料、金属、晶圆、陶瓷等)、或是其它可适用的材料。若使用导电材料或金属制作基板110时，则基板110需具有一层绝缘层(未绘示)，以避免搭载于基板110上的构件发生短路问题。
在本实施例中，像素阵列120包括阵列排列的多个像素结构122。每一像素结构122包括至少一有源元件122a(例如：薄膜电晶体)以及与有源元件122a电性连接的至少一像素电极122b。图1绘示的像素结构122是以包括一个有源元件122a以及一个像素电极122b为示例。然而，本发明不限于此，每一像素结构包括的有源元件数量可选择性地为多个；每一像素结构包括的像素电极数量可选择性地为多个；同一像素结构包括的有源元件数量及像素电极数量可相同或不同。简言之，每一像素结构的像素电极与有源元件的数量，以及每一像素结构的像素电极与有源元件之间的电性连接方式均可视实际需求做适当的设计。
在本实施例中，像素阵列120可进一步包括多条资料线DL、多条扫描线SL、驱动电路150(例如驱动晶片)以及软性电路板(flexible printed circuit，FPC)160。多条资料线DL与对应的像素结构122电性连接。详言之，每一资料线DL与对应的多个有源元件122a的源极电性连接。多条扫描线SL与对应的像素结构122电性连接，且与资料线DL相交。详言之，每一扫描线SL与对应的多个有源元件122a的闸极电性连接，且扫描线SL的延伸方向可与资料线DL的延伸方向垂直。驱动电路150位于周边区110b且位于像素阵列120与多个信号接垫130之间。多个信号接垫130可透过驱动电路150与像素阵列120电性连接。驱动电路150与多条资料线DL以及多条扫描线SL的至少一者电性连接，以驱动像素阵列120。在本实施例中，驱动电路150可同时与多条资料线DL以及多条扫描线SL电性连接。然而，本发明不限于此，在其他实施例中，驱动电路150也可与多条资料线DL或多条扫描线SL电性连接。软性电路板160是用以与多个信号接垫130接合(bounding)。信号接垫130与软性电路板160接合后，软性电路板160覆盖在多个信号接垫130上，并与信号接垫130电性连接。
测试接垫140位于信号接垫130旁。在本实施例中，测试接垫140与多个信号接垫130亦可分别配置在彼此隔开的不同二列上。测试接垫140可选择性地设置在基板110的左下角。然而，本发明不限于此，测试接垫140设置的位置可视实际的元件基板100布局(layout)及制程需求而定。在其他实施例中，测试接垫140也可选择性地设置在基板110的左上角、右上角、右下角或基板110的侧边。此外，测试接垫140与多个信号接垫130间的位置关系也可做图1以外的其他适当设计，将于后续实施例中，举例说明。
测试接垫140是供测试人员输入一测试信号至像素阵列120，以测试像素阵列120的功能是否正常。一般而言，测试人员是利用肉眼及手将具有测试信号的探针与测试接垫140电性接触，以将测试信号输入至像素阵列120。为使测试人员能够容易地执行上述测试动作，测试接垫140具有相当的尺寸。举例而言，测试接垫140的尺寸大于每一信号接垫130的尺寸。更进一步地说，每一测试接垫140的面积可为每一信号接垫130的面积的1倍至10倍，但本发明不以此为限。
当元件基板100做为显示面板的一构件时，为配向显示面板中的显示介质(例如液晶)，元件基板100可进一步包括配向膜PI，以覆盖像素阵列120、信号接垫130以及测试接垫140。值得一提的是，由于测试接垫140具有特殊的结构设计，因此当利用配向工具(例如：滚轮及铺设于滚轮上的布毛)在配向膜PI上进行接触式配向程序时，即使测试接垫140具有相当的尺寸，位于像素阵列120边缘或中心的配向膜PI皆能够被均匀地配向，而使包括元件基板100的显示面板不易发生现有技术中配向不良的问题。以下将配合图示具体说明测试接垫140的特殊结构及其能够改善配向不良问题的机制。
图2A为图1的元件基板局部K的放大示意图。图2B为根据图2A的剖线A-A’所绘的元件基板局部的剖面示意图。请参照图2A及图2B，测试接垫140包括位于周边区110b(标示于图2B)的导电层142、覆盖导电层142的绝缘层144以及位于绝缘层144上的接触图案层146。导电层142、绝缘层144以及接触图案层146沿着基板110的承载面110c的法线方向d1依序堆迭。
测试接垫140是利用导电层142将接触图案层146接收的测试信号传递至像素阵列120(绘于图1)。换言之，导电层142是电性连接于接触图案层146与像素阵列120之间。接触图案层146接收测试信号后，测试信号可依序经由接触图案层146及导电层142进而传递至像素阵列120。在本实施例中，为将测试接垫140的制程与像素阵列120的制程整合在一起，导电层142与像素阵列120的有源元件122a(绘于图1)的闸极可选择地为同一膜层所形成，但本发明不以此为限。导电层142一般是使用金属材料，然而，本发明不限于此，根据其他实施例，导电层142也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
图2C为图2A的测试接垫的导电层142的上视示意图。请参照图2A、图2B及图2C，在本实施例中，导电层142包括本体部142a(标示于图2C)及电性连接于本体部142a与像素阵列120(绘于图1)之间的至少一个桥接电极142b(标示于图2C)。至少一桥接电极142b之数量可为一个或多个。每一桥接电极142b在垂直于承载面110c的法线方向d1的方向d2上的宽度W1小于本体部142a在垂直于法线方向d1的方向d2上的宽度W2。更进一步地说，每一桥接电极142b在垂直于承载面110c的法线方向d1的方向d2上的宽度W1小于或等于信号接垫130(绘于图1)在方向d2上的宽度W3(绘于图1)。本体部142a与接触图案层146以及接触开口Hc重叠。本体部142a可与接触图案层146直接接触。桥接电极142b电性连接于本体部142a与像素阵列(绘于图1)之间。接触图案层146的边缘146a(标示于图2A)位于桥接电极142b上。从另一角度而言，如图2C所示，导电层142可选择性地具有多个开口142c。多个开口142c排列为一环状结构。导电层142的本体部142a在多个开口142c围绕的范围以内。每一桥接电极142b位于本体部142a外以及相邻二开口142c之间且电性接触于本体部142a。
请参照图2A及图2B，绝缘层144具有至少一接触开口Hc。接触开口Hc暴露出导电层142的本体部142a。接触图案层146填入接触开口Hc而与导电层142的本体部142a电性连接。特别是，绝缘层144具有至少一沟槽Hp。接触图案层146的一部份系位于沟槽Hp内。如图2B所示，接触图案层146可遮蔽导电层142且超出导电层142的本体部142a，也即接触图案层146完全遮蔽本体部142a。更进一步地说，每一沟槽Hp具有第一侧壁S1、相对于第一侧壁S1的第二侧壁S2以及连接第一侧壁S1与第二侧壁S2的底部S3。第一侧壁S1较第二侧壁S2靠近接触开口Hc。接触图案层146由接触开口Hc向外延伸，以覆盖绝缘层144的第一侧壁S1且至少局部地覆盖沟槽Hp的底部S3，但本实施例不局限于此，接触图案层146也可完全覆盖沟槽Hp的底部S3。换言之，接触图案层146不覆盖每一沟槽Hp的第二侧壁S2而局部地暴露出每一沟槽Hp的底部S3。接触图案层146的至少部份的边缘146a是位于沟槽Hp内。
值得注意的是，如图2B所示，当接触图案层146向绝缘层144的沟槽Hp延伸而使接触图案层146的一部份位于沟槽Hp之内时，部分的接触图案层146铺设于沟槽Hp的第一侧壁S1上而形成一缓坡。藉此，当利用配向工具R在配向膜PI上进行一接触式配向程序(例如：令配向工具R的布毛20以滚轮10的中心轴为转动中心转动；接着，令配向膜PI与布毛20接触且下压配向工具R；然后，令搭载配向膜PI的元件基板100沿着一预定配向方向d3移动，以使配向工具R先与位于周边区110b的测试接垫140重叠后再与有源区110a重叠)时，配向工具R便能够顺着上述缓坡以稳定的下压力量对有源区110a与周边区110b交界附近的部份配向膜PI以及靠近有源区110a中心的部份配向膜PI进行配向。如此一来，像素阵列120(绘于图1)边缘上的配向膜PI(即有源区110a与周边区110b交界附近的配向膜PI)以及像素阵列120中心附近的配向膜PI(即靠近有源区110a中心的配向膜PI)便能够具有相近的锚定力，从而配向不良的发生机率或配向不良的严重程度能够降低。
请参照图2B，在本实施例中，为整合测试接垫140与像素阵列120(绘于图1)的制程，绝缘层144可选择性地包括第一绝缘层144a以及第二绝缘层144b。第一绝缘层144a位于导电层142上。第二绝缘层144b位于第一绝缘层144a上的。导电层142、第一绝缘层144a、第二绝缘层144b、接触图案层146沿着远离基板110的方向d1依序堆迭。第一绝缘层144a的制作可与像素阵列120的有源元件122a的闸绝缘层(未绘示)的制作整合在一起。换言之，第一绝缘层144a可选择性地与位于有源元件122a的闸极与通道之间的闸绝缘层为同一膜层。第二绝缘层144b的制作可与位于像素电极122b与有源元件122a的汲极之间的平坦层(未绘示)的制作整合在一起。换言之，第二绝缘层144b可选择性地与平坦层(Passivation)属于同一膜层。需说明的是，上述绝缘层144的多层结构以及此多层结构与闸绝缘层及平坦层之间的关系是用以举例说明本发明而非用以限制本发明。在其他实施例中，绝缘层144不一定要为多层结构，且绝缘层144与位于有源区110a上的构件的关系也可视实际的需求作适当的设计。在本实施例中，第一绝缘层144a及第二绝缘层144b系分别图案化(举例系为不同的蚀刻程序)，以构成沟槽Hp，然本实施例不以此为限，第一绝缘层144a及第二绝缘层144b也可同时图案化以形成Hp。
在本实施例中，绝缘层144的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆迭层)、有机材料或上述的组合。接触图案层146的材料包括金属氧化物，例如是铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。在本实施例中，接触图案层146与图1的像素电极122b的制程可选择性地整合在一起。换言之，接触图案层146可与像素电极122b可为同一膜层所形成。然而，本发明不限于此，图3为本发明另一实施例的元件基板的像素结构、资料线及扫描线的上视示意图。在图3的实施例中，像素结构122A除了有源元件122a、像素电极122b之外更包括共用电极122c。共用电极122c的分支122c1与像素电极122b的分支122b1可交替排列。接触图案层146也可选择性地与共用电极122c、或同时与共用电极122c及像素电极122b为同一膜层所形成。在图3的实施例中，共用电极122c与像素电极122b实质上可共平面。简言之，像素结构122A可为共面切换(In-PlaneSwitching，IPS)模式的像素结构。然而，本发明不限于此，在其他实施例中，共用电极122c与像素电极122b也可不共平面。简言之，像素结构也可为边缘场切换(Fringe-FieldSwitching，FFS)模式的像素结构，而接触图案层146可选择性地与共用电极122c和像素电极122b中与基板110之间的最大距离较大的一者为同一膜层所形成。
请再参照图2B，在本实施例中，沟槽Hp可选择性地贯穿第一、二绝缘层144a、144b而暴露出基板110。换言之，第一、二绝缘层144a、144b分别具有相重合的二开口，而沟槽Hp是由第一、二绝缘层144a、144b的相重合的二开口构成的。然而，本发明不限于此，图4为本发明另一实施例的元件基板局部的剖面示意图。图4的元件基板100A与图2B的元件基板100相似，因此相同或相对应的元件以相同或相对应的标号表示。在图4的实施例中，第一绝缘层144aA在有源区110a与周边区110b的交界附近可不具开口。沟槽HpA可由第二绝缘层144b的单一开口构成，而沟槽HpA暴露出第一绝缘层144aA。元件基板100A具有与元件基板100相似的优点及功效，于此便不再重述。
请再参照图2A及图2C，在测试接垫140中，至少一沟槽Hp之数量可为多个。这些沟槽Hp实质上可构成一环状结构，以环绕接触开口Hc。沟槽Hp实质上可不与导电层142重叠。换言之，沟槽Hp是在导电层142的开口142c的正上方。在本实施例中，测试接垫140的多个沟槽Hp的尺寸可相异。详言之，位在导电层142的本体部142a上下二侧的多个沟槽Hp具有相同的第一面积，位在导电层142的本体部142a左右二侧的多个沟槽Hp具有相同的第二面积，其中第二面积大于第一面积。然而，本发明的沟槽的型态并不限于图2A所示。沟槽的型态可视实际的需求而定。举例而言，图5为本发明又一实施例的元件基板局部的上视示意图。图5的元件基板100C与图2A的元件基板100相似，因此相同或相对应的元件以相同或相对应的标号表示。在图5的实施例中，测试接垫140C的多个沟槽Hp可具有相同尺寸，且均匀地环绕在接触开口Hc四周。
图6A为本发明又一实施例的元件基板局部的上视示意图。图6B为根据图6A的剖线D-D’所绘的元件基板局部的剖面示意图。请参照图6A及图6B，元件基板100D与图2A及图2B的元件基板100相似，因此相同或相对应的元件以相同或相对应的标号表示。在图6A及图6B的实施例中，导电层142D可不像图2C的导电层142般具有开口142c，导电层142D可为一完整导电图案。沟槽HpD可为连续的环状沟槽，以环绕接触开口Hc。沟槽HpD暴露出导电层142D。与图2A及图2B的实施例类似地，第一、二绝缘层144a、144b也分别具有相重合的二开口，而呈连续环状的沟槽HpD也可由第一、二绝缘层144a、144b的相重合的二开口构成。但本发明不限于此，图7为本发明再一实施例的元件基板局部的剖面示意图。图7的元件基板100E与图6A及图6B的元件基板100D相似，因此相同或相对应的元件以相同或相对应的标号表示。在图7的实施例中，沟槽HpE也为一连续的环状沟槽，以环绕接触开口Hc。与图6A及图6B的沟槽HpD不同的是，在图7的实施例中，第一绝缘层144aE在有源区110a与周边区110b的交界附近可不具开口。呈连续环状的沟槽HpE可由第二绝缘层144b的单一开口构成，而呈连续环状的沟槽HpE可暴露出第一绝缘层144aE。元件基板100D、100E具有与元件基板100相似的优点，于此便不再重述。
图8为本发明一实施例的元件基板的上视示意图。图8的元件基板100F与图1的元件基板100相似，因此相同或相对应的元件以相同或相对应的标号表示。元件基板100F与图1的元件基板100不同之处在于：元件基板100F的测试接垫140F的位置与元件基板100的测试接垫140的位置不同。详言之，当软性电路板160与多个信号接垫130接合后，测试接垫140F可被软性电路板160延伸至信号接垫130外的部分覆盖。如此一来，使用者便不易察觉到测试接垫140F的设置，而有助于包括元件基板100F的显示面板的外观美感提升。
综上所述，在本发明一实施例的元件基板中，测试接垫的接触图案层向绝缘层的沟槽延伸而使接触图案层的一部份位于绝缘层的沟槽内，此时部分的接触图案层铺设于沟槽的侧壁上而形成一缓坡。当利用一配向工具在铺设于测试接垫及像素阵列上的配向膜上进行一接触式配向程序时，配向工具便能够顺着上述缓坡以稳定的下压力量对有源区与周边区交界附近的部份配向膜以及靠近有源区中心的部份配向膜进行配向。如此一来，元件基板上的各区域上的配向膜便能够具有相近的锚定力，从而改善现有技术中配向不良的现象。
虽然本发明已揭露以上实施例，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求为准。
Claims (9)
1.一种元件基板，包括：
一基板，具有一有源区以及一周边区；
一像素阵列，位于该基板的该有源区内；
多个信号接垫，位于该基板上且与该像素阵列电性连接；以及
至少一测试接垫，位于该周边区内幷与该像素阵列电性连接，其特征在于，该测试接垫包括：
一导电层，位于该周边区；
一绝缘层，覆盖该导电层，其中该绝缘层具有至少一接触开口以及至少一沟槽，该接触开口暴露出该导电层；以及
一接触图案层，位于该绝缘层上，其中该接触图案层透过该接触开口而与该导电层电性连接，且该接触图案层的一部份位于该沟槽内。
2.如权利要求1所述的元件基板，其中该测试接垫的尺寸大于每一该信号接垫的尺寸。
3.如权利要求1所述的元件基板，更包括：
一软性电路板，覆盖在该些信号接垫上，以与该些信号接垫电性连接，该软性电路板更覆盖该测试接垫。
4.如权利要求1所述的元件基板，其中该绝缘层包括：
一第一绝缘层位于该导电层上；以及
一第二绝缘层位于该第一绝缘层上，其中该至少一沟槽系为一环状结构以环绕该接触开口，该沟槽系贯穿该第二绝缘层以暴露出该第一绝缘层。
5.如权利要求1所述的元件基板，其中该导电层包括：
一本体部，与该接触图案层以及该接触开口重叠；以及
至少一桥接电极，电性连接于该本体部以及该像素阵列之间，其中该至少一沟槽的数量系为多个，该些沟槽实质上不与该导电层重叠，该些沟槽实质上构成一环状结构以环绕该接触开口。
6.如权利要求5所述的元件基板，其中该至少一桥接电极的数量系为多个，每一该桥接电极的宽度小于该本体部的宽度，其中该绝缘层包括：
一第一绝缘层，位于该导电层上；以及
一第二绝缘层，位于该第一绝缘层上，其中该些沟槽系暴露出该第一绝缘层或该基板。
7.如权利要求1所述的元件基板，更包括：
一配向膜，覆盖该像素阵列、该些信号接垫以及该测试接垫。
8.如权利要求1所述的元件基板，其中该像素阵列包括：
一像素电极以及一共通电极，该接触图案层与该像素电极或该共通电极为同一膜层所形成，该接触图案层的材料系包括透明金属氧化物。
9.一种元件基板的配向方法，包括：
提供权利要求1所述的该元件基板；
在该元件基板上形成一配向膜，以覆盖该像素阵列以及该至少一测试接垫；以及
利用一配向工具在该配向膜上进行一接触式配向程序，该配向工具系先与该至少一测试接垫重叠再与该有源区重叠。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103125992 | 2014-07-30 | ||
| TW103125992A TWI531837B (zh) | 2014-07-30 | 2014-07-30 | 元件基板及其配向方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104267553A CN104267553A (zh) | 2015-01-07 |
| CN104267553B true CN104267553B (zh) | 2017-04-12 |
Family
ID=52159085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410534206.2A Expired - Fee Related CN104267553B (zh) | 2014-07-30 | 2014-10-11 | 元件基板及其配向方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN104267553B (zh) |
| TW (1) | TWI531837B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105137678B (zh) | 2015-10-15 | 2018-06-19 | 深圳市华星光电技术有限公司 | 一种像素电极结构及液晶显示面板 |
| CN105259709B (zh) * | 2015-10-28 | 2018-11-02 | 深超光电（深圳）有限公司 | 阵列基板及液晶显示面板 |
| KR101931768B1 (ko) | 2016-06-30 | 2018-12-24 | 삼성디스플레이 주식회사 | 전자 장치 |
| CN108962016B (zh) * | 2018-08-20 | 2021-03-02 | 京东方科技集团股份有限公司 | 一种阵列基板、显示面板及显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080022354A (ko) * | 2006-09-06 | 2008-03-11 | 삼성전자주식회사 | 액정표시장치 |
| CN101697052A (zh) * | 2009-09-18 | 2010-04-21 | 友达光电股份有限公司 | 主动元件阵列母基板及其制作方法 |
| CN101718924A (zh) * | 2008-10-08 | 2010-06-02 | 精工爱普生株式会社 | 液晶装置的制造方法及液晶装置 |
| CN102495505A (zh) * | 2011-12-21 | 2012-06-13 | 友达光电股份有限公司 | 一种用于液晶显示器组装时的静电防护方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI370257B (en) * | 2008-07-15 | 2012-08-11 | Au Optronics Corp | Panel circuit structure |
-
2014
- 2014-07-30 TW TW103125992A patent/TWI531837B/zh not_active IP Right Cessation
- 2014-10-11 CN CN201410534206.2A patent/CN104267553B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080022354A (ko) * | 2006-09-06 | 2008-03-11 | 삼성전자주식회사 | 액정표시장치 |
| CN101718924A (zh) * | 2008-10-08 | 2010-06-02 | 精工爱普生株式会社 | 液晶装置的制造方法及液晶装置 |
| CN101697052A (zh) * | 2009-09-18 | 2010-04-21 | 友达光电股份有限公司 | 主动元件阵列母基板及其制作方法 |
| CN102495505A (zh) * | 2011-12-21 | 2012-06-13 | 友达光电股份有限公司 | 一种用于液晶显示器组装时的静电防护方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI531837B (zh) | 2016-05-01 |
| TW201604617A (zh) | 2016-02-01 |
| CN104267553A (zh) | 2015-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101604103B (zh) | 液晶显示器设备的阵列基板 | |
| TWI274936B (en) | Display device | |
| KR101297804B1 (ko) | 어레이 기판 및 이를 갖는 표시패널 | |
| US8189160B2 (en) | Display substrate and liquid crystal display panel having the same | |
| US9678400B2 (en) | Array substrate for liquid crystal display and manufacturing method thereof | |
| JP5612399B2 (ja) | 液晶表示装置 | |
| US20080136980A1 (en) | Liquid crystal display device and method of fabricating the same | |
| JP3789351B2 (ja) | 反射型液晶表示装置及びその製造方法 | |
| KR101305071B1 (ko) | 어레이 기판 및 이를 갖는 표시패널 | |
| US20070146611A1 (en) | Liquid crystal display device and fabrication method thereof | |
| JP2011081386A (ja) | 表示基板、それの製造方法、及びそれを有する表示装置 | |
| CN104267553B (zh) | 元件基板及其配向方法 | |
| US7977125B2 (en) | Display apparatus and method of manufacturing the same | |
| CN116047820B (zh) | 阵列基板、显示面板及显示装置 | |
| KR101254828B1 (ko) | 액정표시장치 | |
| CN103904087B (zh) | 薄膜晶体管阵列基板及其制造方法 | |
| US10580594B2 (en) | Electronic device | |
| US9626014B2 (en) | Touch display panel and manufacturing method thereof | |
| US10928696B2 (en) | Wiring substrate and display panel | |
| TWM423257U (en) | Pixel array substrate and display panel | |
| CN113314546B (zh) | 阵列基板及阵列基板测试方法、显示面板 | |
| KR20120113942A (ko) | 액정표시장치용 어레이 기판 | |
| KR20110105893A (ko) | 더블 레이트 드라이브 타입 액정표시장치용 어레이 기판 | |
| US8537321B2 (en) | Liquid crystal display device comprising an electric power supply pad arranged at a corner portion of a substrate and a connection electrode having a slit that crosses signal lines | |
| KR101253242B1 (ko) | 액정표시장치용 어레이기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170412 Termination date: 20201011 |