CN104241227A - 嵌入式封装体及其制造方法、电子系统、及存储卡 - Google Patents

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金承知
南宗铉
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Abstract

本发明公开了一种嵌入式封装体及其制造方法。该嵌入式封装体包括：芯片，附着至核心层的第一表面；多个凸块，在芯片的与核心层相反的表面上；及第一绝缘层，包围核心层、芯片及多个凸块。第一绝缘层具有设置在部分的第一绝缘层中以露出多个凸块的沟槽。

Description

嵌入式封装体及其制造方法、电子系统、及存储卡
技术领域
本公开的实施例涉及半导体封装体，更具体涉及嵌入式封装体、嵌入式封装体的制造方法、包含嵌入式封装体的电子系统、及包含此嵌入式封装体的存储卡。
背景技术
随着电子系统的尺寸急剧缩减，半导体封装体在电子系统中占据的空间减少。因此，随着较小的电子系统的发展，持续尝试减少半导体封装体的尺寸。相应于这样的潮流，已经提出嵌入式封装技术来最小化半导体封装体的尺寸。根据嵌入式封装技术，半导体芯片并不是安装在封装基板的表面上。也就是，可以将嵌入式封装体的半导体芯片嵌入封装基板。因此，嵌入式封装技术可以在小尺寸封装体的制造上是有利的。而且，由于嵌入式封装体的芯片被嵌入封装基板，因此能减少用于电性连接芯片与封装基板的互连线（interconnection line）的长度来改善嵌入式封装体的驱动性能（drivability）。发明内容
各种实施例涉及嵌入式封装体、嵌入式封装体的制造方法、包含嵌入式封装体的电子系统、及包含嵌入式封装体的存储卡。
根据各种实施例，一种嵌入式封装体，包括：芯片，附着至核心层的第一表面；多个凸块，在芯片的与核心层相反的表面上；及第一绝缘层，包围核心层、芯片及多个凸块。所述第一绝缘层具有设置在部分的第一绝缘层中以露出多个凸块的沟槽。
根据各种实施例，一种嵌入式封装体，包括：芯片，附着至核心层的第一表面；及多个凸块，分类为第一凸块组及第二凸块组，设置在芯片的与核心层相反的表面上。核心层、芯片及多个凸块被第一绝缘层包围。第一绝缘层包括露出第一凸块组中的凸块的第一沟槽、及露出第二凸块组中的凸块的第二沟槽。
根据各种实施例，一种嵌入式封装体的制造方法，包括：将芯片附着至核心层的第一表面；形成覆盖核心层、芯片及多个凸块的第一绝缘层；及移除部分的所述第一绝缘层，以形成同时露出多个凸块的沟槽。
附图说明
由于附图及伴随的详细说明，本发明构思的实施例将变得更加明晰，其中：
图1是显示根据实施例的嵌入式封装体的平面图；
图2是沿着图1的线IA-IA’的截面图的示例。
图3是沿着图1的线IB-IB’的截面图的示例。
图4是沿着图1的线IA-IA’的截面图的另一个示例。
图5是沿着图1的线IB-IB’的截面图的另一个示例。
图6是显示根据实施例的嵌入式封装体的平面图；
图7是沿着图6的线ⅡA-ⅡA’的截面图。
图8是显示根据实施例的嵌入式封装体的平面图；
图9是沿着图8的线ⅡB-ⅡB’的截面图；
图10是显示根据实施例的嵌入式封装体的平面图；
图11是沿着图10的线ⅢA-ⅢA’的截面图；
图12至19是显示根据各种实施例的嵌入式封装体的制造方法的截面图；
图20是方块图，显示包含根据本发明构思的各种实施例的嵌入式封装体的电子系统的示例；及
图21是方块图，显示包含根据本发明构思的各种实施例的嵌入式封装体的存储卡的示例。
具体实施方式
参照图1，嵌入式封装体100可以包括第一绝缘层160及嵌入第一绝缘层160的芯片140。可以将多个凸块151、152、153及154设置在芯片140的顶表面上。虽未显示在图中，但这些凸块151、152、153及154可电性连接至设置在芯片140中的内部电路。因此，内部电路可以通过凸块151、152、153及154输出电信号或是可以通过凸块151、152、153及154接收外部信号。在根据实施例的嵌入式封装体100中，凸块151、152、153及154可以设置在芯片140的中心区域上而彼此相邻。例如，可以在芯片140的顶表面上将凸块151、152、153及154设置成在与第一方向或第二方向垂直的一条线上彼此隔开。虽然实施例以凸块的数量为四的示例说明，但是本发明构思并非限定于此。例如，根据各种实施例这些凸块的数量可以大于或小于四。
虽然芯片140的顶表面覆盖有第一绝缘层160，但凸块151、152、153及154的顶表面及上侧壁可以由设置在第一绝缘层160中的单一沟槽162露出。在各种实施例中，沟槽162可以只露出凸块151、152、153及154的顶表面。互连线170-1、170-2、170-3及170-4可设置在第一绝缘层160及凸块151、152、153及154上。在各种实施例中，互连线170-1、170-2、170-3及170-4当中的一者可设置成与凸块151、152、153及154当中的一者接触。在各种实施例中，互连线170-1、170-2、170-3及170-4可以覆盖由沟槽162露出的凸块151、152、153及154当中的各个凸块，且可以延伸至第一绝缘层160上而与一个方向平行。根据实施例，彼此直接相邻的两条互连线可以在彼此相反的方向上延伸。例如，连接至凸块151的互连线170-1可以覆盖沟槽162的一部分且可以在第一方向上延伸至第一绝缘层160上，而连接至凸块152且与互连线170-1直接相邻的互连线170-2可以覆盖沟槽162的一部分且可以在第二方向上延伸至第一绝缘层160上，第二方向是与第一方向相反的方向。同样的，与互连线170-2直接相邻的互连线170-3可以在第一方向上延伸至第一绝缘层160上，且与互连线170-3直接相邻的互连线170-4可以在第二方向上延伸至第一绝缘层160上。根据实施例，即使减少凸块151、152、153及154之间的距离D，凸块151、152、153及154仍可以由单一沟槽162完全地露出。也就是，实施例可以解决以下的一些缺点：当蚀刻第一绝缘层160来形成多个通路孔用于露出凸块151、152、153及154当中的各个凸块时，由于产生未对准（misalignment）而无法完全露出凸块151、152、153及154。
参照图1、图2及图3，可以将芯片140的底表面附着至与核心层110的顶表面对应的第一表面111。在各种实施例中，核心层110可以包含增强基底材料及树脂材料，例如，玻璃纤维材料及环氧材料、纸材料及酚树脂材料、或纸材料及环氧树脂材料。如上述，多个凸块151、152、153及154可设置在芯片140的顶表面上。也就是，多个凸块151、152、153及154可设置在芯片140的与核心层110相反的顶表面上。在各种实施例中，凸块151、152、153及154的每一个可以包含金属材料。凸块151、152、153及154可沿着一个方向排列而在一条线中彼此间隔开，如图1及3所示。可以将粘合层130设置在芯片140与核心层110之间来增强芯片140与核心层110之间的粘合强度。在各种实施例中，可以不使用粘合层130而直接将芯片140附着至核心层110。
虽未显示在图中，但核心层110可以包括至少一个穿透核心层110的通路孔。多个电路图案121、122、123及124可设置在核心层110的顶表面111上。在各种实施例中，至少一个电路图案可附加设置在核心层110的底表面112上。在核心层110具有至少一个通路孔的情况下，电路图案121、122、123及124当中的至少一者可通过通路孔而电性连接至核心层110的底表面112上的电路图案。而且，虽未显示在图中，电路图案121、122、123及124当中的至少两个可彼此电性连接。在各种实施例中，电路图案121、122、123及124的每一个可包含金属材料。
核心层110的顶表面111及底表面112、芯片140的顶表面及侧壁、及电路图案121、122、123及124可用第一绝缘层160覆盖。在各种实施例中，第一绝缘层160可以是对凸块151、152、153及154具有蚀刻选择性的材料。可替换地，第一绝缘层160可以包含光敏材料。如上述，第一绝缘层160可以具有露出多个凸块151、152、153及154的沟槽162。沟槽162可以露出凸块151、152、153及154的顶表面及上侧壁。第一绝缘层160可以具有穿透第一绝缘层160以露出电路图案122及124的通路孔164及165。
如上述，可以将多条互连线170-1、170-2、170-3及170-4设置在第一绝缘层160的表面上。在各种实施例中，多条互连线170-1、170-2、170-3及170-4可以对应重分配互连线（redistributed interconnection lines）。多条互连线170-1、170-2、170-3及170-4可彼此间隔开而彼此绝缘。多条互连线170-1、170-2、170-3及170-4可设置为接触由沟槽162露出的凸块151、152、153及154当中的各个凸块。互连线170-1、170-2、170-3及170-4当中的至少一条互连线可电性连接至附着至核心层110的电路图案121、122、123及124当中的至少一个。例如，接触凸块152的互连线170-2可通过通路孔164电性连接至电路图案122。
互连线170-2可设置为包围凸块152的由沟槽162露出的顶表面及上侧壁。在这种情况下，互连线170-2可与互连线170-1及170-3间隔开，互连线170-1及170-3包围与凸块152直接相邻的凸块151及153的各个上部。如参照图1所述，包围凸块152的上部的互连线170-2可覆盖沟槽162的一部分且可在第二方向上延伸。在第二方向上延伸的互连线170-2可通过通路孔164电性连接至电路图案122，通路孔164穿透第一绝缘层160以露出在核心层110的顶表面111上的电路图案122。
此外，互连线172可设置在第一绝缘层160上，互连线172不同于直接与凸块151、152、153及154当中的各个凸块连接的互连线170-1、170-2、170-3及170-4。为了简化图示，没有在图1中示出互连线172。互连线172可通过穿透第一绝缘层160的通路孔165电性连接至核心层110的顶表面111上的电路图案124。第一绝缘层160也可设置为除了覆盖核心层110的顶表面111及芯片140的顶表面外，还覆盖核心层110的底表面112，如图2及3所示。虽未显示在图中，但至少一条附加的互连线还可设置在与核心层110的底表面112接触的第一绝缘层160的底表面上，且至少一个附加的电路图案还可设置在核心层110的底表面112上。在这种情况下，至少一条附加的互连线可通过穿透与核心层110的底表面112接触的第一绝缘层160的通路孔而电性连接至至少一个附加的电路图案。
第二绝缘层181可设置在堆叠在核心层110的顶表面111上的第一绝缘层160及互连线170-1、170-2、170-3、170-4及172上。互连线170-1、170-2、170-3、170-4及172可通过第二绝缘层181彼此绝缘。可以由穿透第二绝缘层181的开口191及192露出部分的互连线170-2及172。可以用连接件（例如通过其输入或输出电信号的焊料球）覆盖互连线170-2及172的露出部分。第二绝缘层182也可设置在与核心层110的底表面112接触的第一绝缘层160的底表面上。为了简化图示，没有在图1中示出第二绝缘层181及182。第二绝缘层181及182例如可以是阻焊层。
参照图4及5，只有凸块151、152、153及154的顶表面可以由形成在第一绝缘层160’中的沟槽162’露出。也就是，沟槽162’的底表面可以是和凸块151、152、153及154的顶表面共平面。因此，互连线170-1、170-2、170-3及170-4可以分别只和凸块151、152、153及154的顶表面接触。在图2、3、4及5中，相同的参考标号代表相同的元件。因此，对于已在如图2及3所示的实施例中阐明的相同元件的说明将予以省略以避免重复的解释。
参照图6及7，可以将根据各种实施例的嵌入式封装体100’的互连线170-1’、170-2’、170-3’及170-4’的每一个设置成只覆盖沟槽162的相反侧壁当中的一者，以露出沟槽162的相反侧壁当中的另一者。例如，可以将互连线170-2’设置成露出沟槽162的朝向第一方向的侧壁，如“A”部分所标示，并覆盖沟槽162的朝向第二方向的另一侧壁，互连线170-2’在第二方向上延伸。互连线170-1’、170-2’、170-3’及170-4’的此结构也可同样地应用于参照图4及5所述的实施例。在图1、2、6及7中，相同的参考标号代表相同的元件。因此，对于已在如图1及2所示的实施例中阐明的相同元件的说明将予以省略以避免重复的解释。图6还显示了图1及2没有显示的线ⅡA-ⅡA’。
参照图8及9，根据各种实施例的嵌入式封装体200可以包括核心层210；芯片240，设置在核心层210的顶表面211上；及第一绝缘层260，覆盖核心层210的顶表面211及底表面212、及芯片240的顶表面及侧壁。粘合层230可附加地设置在芯片240与核心层210之间。在各种实施例中，可以不使用粘合层230而直接将芯片240附着至核心层210的顶表面211。多个凸块251、252、253、254、255及256可设置在芯片240的与核心层210相反的顶表面上。在嵌入式封装体200中，凸块251、252、253、254、255及256可分类为第一凸块组250-1及第二凸块组250-2。第一凸块组250-1可以包括凸块251、252及253，凸块251、252及253彼此相邻且彼此间隔开第一距离D1，而第二凸块组250-2可以包括凸块254、255及256，凸块254、255及256彼此相邻且彼此间隔开第一距离D1。
在嵌入式封装体200中，第一凸块组250-1的凸块251、252及253和第二凸块组250-2的凸块254、255及256可在与第一及第二方向垂直的一条线上排列，当从图8的平面图看时，第一及第二方向彼此平行且彼此相反。可以将第一凸块组250-1中最靠近第二凸块组250-2的凸块253和第二凸块组250-2中最靠近第一凸块组250-1的凸块254彼此间隔开第二距离D2，第二距离D2大于第一距离D1。在各种实施例中，第一凸块组250-1的凸块251、252及253之间的距离可以和第二凸块组250-2的凸块254、255及256之间的距离不同。在任何情况下，第一凸块组250-1的凸块251、252及253之间的距离、和第二凸块组250-2的凸块254、255及256之间的距离可以小于第二距离D2。在各种实施例中，第一凸块组250-1中的凸块的数量可以大于或小于三。类似地，第二凸块组250-2中的凸块的数量也可以大于或小于三。如图8及9所示，第一凸块组250-1中的凸块的数量可以和第二凸块组250-2中的凸块的数量相同。然而，本发明构思不限于此。例如，在各种实施例中，第一凸块组250-1中的凸块的数量可以和第二凸块组250-2中的凸块的数量不同。
虽然芯片240的顶表面以第一绝缘层260覆盖，但芯片240上的凸块251、252、253、254、255及256可以由设置在第一绝缘层260中的第一沟槽262-1及第二沟槽262-2露出。第一凸块组250-1中的凸块251、252及253可由第一沟槽262-1露出，而第二凸块组250-2中的凸块254、255及256可由第二沟槽262-2露出。第一及第二沟槽262-1及262-2可设置成彼此间隔开。第一沟槽262-1可以露出第一凸块组250-1中的凸块251、252及253的顶表面及上侧壁。类似地，第二沟槽262-2可以露出第二凸块组250-2中的凸块254、255及256的顶表面及上侧壁。然而，在各种实施例中，第一沟槽262-1可以只露出第一凸块组250-1中的凸块251、252及253的顶表面，而第二沟槽262-2可以只露出第二凸块组250-2中的凸块254、255及256的顶表面，如参照图4及5所述。
多条互连线270-1、270-2、270-3、270-4、270-5及270-6可设置在第一绝缘层260上。在各种实施例中，多条互连线270-1、270-2、270-3、270-4、270-5及270-6可以对应于重分配互连线。多条互连线270-1、270-2、270-3、270-4、270-5及270-6可彼此间隔开而彼此绝缘。多条互连线270-1、270-2及270-3可设置为接触由第一沟槽262-1露出的第一凸块组250-1中的凸块251、252及253当中的各个凸块。类似地，多条互连线270-4、270-5及270-6可设置为接触由第二沟槽262-2露出的第二凸块组250-2中的凸块254、255及256当中的各个凸块。虽未显示在图中，但互连线270-1、270-2、270-3、270-4、270-5及270-6当中的至少一者可通过穿透第一绝缘层260的通路孔而电性连接至在核心层210上的多个电路图案（未显示）当中的至少一者。
互连线270-1、270-2及270-3可设置为包围由第一沟槽262-1露出的第一凸块组250-1中的凸块251、252及253的各个上部（即，顶表面及上侧壁）。而且，互连线270-4、270-5及270-6可设置为包围由第二沟槽262-2露出的第二凸块组250-2中的凸块254、255及256的各个上部（即，顶表面及上侧壁）。如参照图4及5所述，在第一及第二沟槽262-1及262-2只露出凸块251、252、253、254、255及256的顶表面的情况下，互连线270-1、270-2及270-3可设置为仅覆盖由第一沟槽262-1露出的第一凸块组250-1中的凸块251、252及253的顶表面，而互连线270-4、270-5及270-6可设置为只覆盖由第二沟槽262-2露出的第二凸块组250-2中的凸块254、255及256的顶表面。
互连线270-1、270-2及270-3中的每一个可覆盖第一沟槽262-1的一部分，且可以在第一方向上或在与第一方向相反的第二方向上延伸至第一绝缘层260上。互连线270-1、270-2及270-3当中的两条相邻的互连线可以在彼此相反的方向上延伸。例如，与凸块251连接的互连线270-1可以覆盖第一沟槽262-1的一部分且可以在第一方向上延伸至第一绝缘层260上，而与凸块252连接且与互连线270-1之间相邻的互连线270-2可以覆盖第一沟槽262-1的一部分且可以在第二方向上延伸至第一绝缘层260上，第二方向是与第一方向相反的方向。此外，与互连线270-2直接相邻的互连线270-3可以覆盖第一沟槽262-1的一部分且可以在第一方向上延伸至第一绝缘层260上。
类似地，互连线270-4、270-5及270-6中的每一个可以覆盖第二沟槽262-2的一部分且可以在第一方向上或在与第一方向相反的第二方向上延伸至第一绝缘层260上。互连线270-4、270-5及270-6当中的两条相邻的互连线可以在彼此相反的方向上延伸。例如，与凸块254连接的互连线270-4可以覆盖第二沟槽262-2的一部分且可以在第一方向上延伸至第一绝缘层260上，而与凸块255连接且与互连线270-4直接相邻的互连线270-5可以覆盖第二沟槽262-2的一部分且可以在第二方向上延伸至第一绝缘层260上，第二方向为与第一方向相反的方向。此外，与互连线270-5直接相邻的互连线270-6可以覆盖第二沟槽262-2的一部分且可以在第一方向上延伸至第一绝缘层260上。在各种实施例中，互连线270-1、270-2、270-3、270-4、270-5及270-6的每一个可设置为露出第一沟槽262-1或第二沟槽262-2的相反侧壁当中一个侧壁，如参照图6及7所述。图8还显示了图6或7没有显示的线ⅡB-ⅡB’。
虽未显示在图中，至少一条附加的互连线可设置在第一绝缘层160上，至少一条附加的互连线不同于直接连接到凸块251、252、253、254、255及256当中的各个凸块的互连线270-1、270-2、270-3、270-4、270-5及270-6。在这种情况下，附加的互连线可通过穿透第一绝缘层260的通路孔而电性连接至核心层210的顶表面211上的电路图案。而且，虽未显示在图中，但至少一条附加的互连线还可设置在与核心层210的底表面212接触的第一绝缘层260的底表面上，且至少一个附加的电路图案可设置在核心层210的底表面212上。在这种情况下，至少一条附加的互连线可通过穿透与核心层210的底表面212接触的第一绝缘层260的通路孔而电性连接到至少一个附加的电路图案。
第二绝缘层281可设置在堆叠在核心层210的顶表面211上的第一绝缘层260及互连线270-1、270-2、270-3、270-4、270-5及270-6上。互连线270-1、270-2、270-3、270-4、270-5及270-6可通过第二绝缘层281而彼此绝缘。互连线270-1、270-2、270-3、270-4、270-5及270-6当中至少一者可以由穿透第二绝缘层281的至少一个开口露出。互连线270-1、270-2、270-3、270-4、270-5及270-6当中至少一者的露出部分可以用连接件（例如通过其输入或输出电信号的焊料球）覆盖。第二绝缘层282也可设置在与核心层210的底表面212接触的第一绝缘层260的底表面上。第二绝缘层281及282例如可以是阻焊层。
参照图10，根据各种实施例的嵌入式封装体300可以包括第一绝缘层360及嵌入第一绝缘层360的芯片340。多个凸块351、352、353、354、355、356、357及358可设置在芯片340的顶表面上。芯片340上的多个凸块351、352、353、354、355、356、357及358可分类为第一凸块组350-1及第二凸块组350-2。第一凸块组350-1可以包括在芯片340的第一边缘上排列成一条线的凸块351、352、353及354。第二凸块组350-2可以包括在芯片340的与第一边缘相反的第二边缘上排列成一条线的凸块355、356、357及358。第一凸块组350-1中的凸块351、352、353及354可排列在平行于芯片340的第一侧壁的方向上，芯片340的第一侧壁临近芯片340的第一边缘，且第二凸块组350-2中的凸块355、356、357及358可排列在平行于芯片340的第二侧壁的方向上，芯片340的第二侧壁临近芯片340的第二边缘。也就是，第一凸块组350-1中的凸块351、352、353及354和第二凸块组350-2中的凸块355、356、357及358可排列在当从图10的平面图观看时垂直于第一方向及与第一方向反平行的第二方向的方向上。图10中还示出线ⅢA-ⅢA’。在各种实施例中，第一凸块组350-1中的凸块数量可以大于或小于四，且第二凸块组350-2中的凸块数量也可以大于或小于四。如图10所示，第一凸块组350-1中的凸块数量可以和第二凸块组350-2中的凸块数量相同。然而，本发明构思不限于此。例如，在各种实施例中，第一凸块组350-1中的凸块数量可不同于第二凸块组350-2中的凸块数量。
虽然芯片340的顶表面被第一绝缘层360覆盖，但芯片340上的凸块351、352、353、354、355、356、357及358可由第一绝缘层360中的第一沟槽362-1及第二沟槽362-2露出。详言之，第一凸块组350-1中的凸块351、352、353及354可以由第一沟槽362-1露出，且第二凸块组350-2中的凸块355、356、357及358可以由第二沟槽362-2露出。
多条互连线370-1、370-2、370-3及370-4可以覆盖凸块351、352、353及354当中的各个凸块，且可以延伸至第一绝缘层360上。而且，多条互连线370-5、370-6、370-7及370-8可以覆盖凸块355、356、357及358当中的各个凸块，且可以延伸至第一绝缘层360上。也就是，互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8当中的一者可以与凸块351、352、353、354、355、356、357及358当中的一者接触。互连线370-1、370-2、370-3及370-4可以覆盖凸块351、352、353及354，且可以在第二方向上延伸至第一绝缘层360上。互连线370-5、370-6、370-7及370-8可以覆盖凸块355、356、357及358，且可以在第一方向上延伸至第一绝缘层360上。在各种实施例中，互连线370-1、370-2、370-3及370-4可设置为露出第一沟槽362-1朝向第一方向的侧壁，如参照图6及图7所述。同样地，互连线370-5、370-6、370-7及370-8可设置为露出第二沟槽362-2朝向第二方向的侧壁，如参照图6及图7所述。
参照图10及图11，芯片340可附着至核心层310的顶表面311。在这种情况下，芯片340的底表面可以接触核心层310的顶表面311。将凸块351、352、353、354、355、356、357及358可设置在芯片340的与核心层310相反的顶表面上。粘合层330可设置在芯片340与核心层310之间来增进芯片340与核心层310之间的粘合强度。在各种实施例中，可以不使用粘合层330而直接将芯片340附着至核心层310的顶表面311。虽未显示在图中，但核心层310可以具有至少一个穿透核心层310的通路孔。多个电路图案321、322、323及324可设置在核心层310的顶表面311上。在各种实施例中，至少一个附加的电路图案可设置在核心层310的底表面312上。当核心层310具有至少一个穿透核心层310的通路孔时，核心层310的顶表面311上的电路图案321、322、323及324当中至少一者可通过穿透核心层310的通路孔而电性连接至核心层310的底表面312上的附加的电路图案。虽未显示在图11的截面图中，但电路图案321、322、323及324当中的至少两个可彼此电性连接。
如图11所示，核心层310的顶表面311及底表面312、芯片340的顶表面及侧壁、及电路图案321、322、323及324可以被第一绝缘层360覆盖。而且，第一绝缘层360可以具有露出第一凸块组350-1的凸块351、352、353及354的第一沟槽362-1及露出第二凸块组350-2的凸块355、356、357及358的第二沟槽362-2。根据实施例，凸块351、352、353、354、355、356、357及358的每一者的上部（即，顶表面及上侧壁）可以由第一沟槽362-1或第二沟槽362-2露出。可替换地，第一及第二沟槽362-1及362-2可以只露出凸块351、352、353、354、355、356、357及358的顶表面，如参照图4及5所述。电路图案322的一部分可由穿透第一绝缘层360的通路孔364露出，且电路图案324的一部分可以由穿透第一绝缘层360的通路孔365露出。
如上述，互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8可以覆盖凸块351、352、353、354、355、356、357及358，且可以延伸至第一绝缘层360上。在各种实施例中，互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8可以对应重分配互连线。互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8可彼此间隔开而彼此绝缘。互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8可设置为接触由第一及第二沟槽362-1及362-2露出的凸块351、352、353、354、355、356、357及358当中的各个凸块。互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8的每一者可电性连接至电路图案321、322、323及324当中的至少一者。例如，接触凸块353的互连线370-3可通过通路孔364电性连接至电路图案322，且接触凸块357的互连线370-7可通过通路孔365电性连接至电路图案324。
虽未显示在图中，但至少一条附加的互连线也可设置在与核心层310的底表面312接触的第一绝缘层360的底表面上，且至少一个附加的电路图案也可设置在核心层310的底表面312上。在这种情况下，至少一条附加的互连线可通过穿透与核心层310的底表面312接触的第一绝缘层360的通路孔而电性连接至至少一个附加的电路图案。
第二绝缘层381可设置在堆叠在核心层310的顶表面311上的第一绝缘层360及互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8上。利用第二绝缘层381可将互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8彼此绝缘。互连线370-1、370-2、370-3、370-4、370-5、370-6、370-7及370-8可以由穿透第二绝缘层381的开口露出。例如，互连线370-3的一部分可以由穿透第二绝缘层381的开口391露出，且互连线370-7的一部分可以由穿透第二绝缘层381的开口392露出。虽未显示在图中，但其他的互连线也可以由穿透第二绝缘层381的其他的开口露出。连接件（例如，焊料球）可附着至由开口391及392露出的互连线370-3及370-7。由嵌入式封装体300所产生的输出信号可通过连接件传送至外部装置，或嵌入式封装体300可通过连接件接收由外部装置所产生的外部信号。而且，第二绝缘层382也可设置在与核心层310的底表面312接触的第一绝缘层360的底表面上。在各种实施例中，第二绝缘层381及382例如可以是阻焊层。
图12至19显示根据各种实施例的嵌入式封装体的制造方法的截面图。图12、14、16及18是沿着图1的线IA-IA’取得的截面图，而图13、15、17及19是沿着图1的线IB-IB’取得的截面图。
参照图12及13，可以制备核心层110。核心层110可以具有至少一个穿透核心层110的通路孔。在各种实施例中，可以将核心层110形成为包含强化基底材料及树脂材料，例如，玻璃纤维材料及环氧材料、纸材料及酚树脂材料、或纸材料及环氧树脂材料。具有不同构造的多个电路图案121、122、123及124可形成在核心层110的顶表面上。至少一个附加的电路图案也可形成在核心层110的底表面上。在这种情况下，核心层110的顶表面上的电路图案121、122、123及124当中的至少一者可通过穿透核心层110的通路孔而电性连接至核心层110的底表面上的附加的电路图案。
可以使用粘合层130将芯片140附着至核心层110的顶表面。芯片140可具有附着至核心层110的底表面及与底表面相反的顶表面。多个凸块151、152、153及154可设置在芯片140的顶表面上。在各种实施例中，在芯片140附着至核心层110之前，凸块151、152、153及154可形成在芯片140的顶表面上。凸块151、152、153及154可形成为具有不同的布局。在实施例中，凸块151、152、153及154可形成为具有显示于图1的布局。也就是，凸块151、152、153及154可形成为在芯片140的顶表面的中心区域上彼此间隔开，且排列成与一个方向平行的一条线。然而，凸块151、152、153及154的排列或设置不限于上述说明。例如，凸块151、152、153及154可形成为具有与图8或10所示相同的排列或设置。在各种实施例中，凸块151、152、153及154可形成为具有与图1、8及10的排列不同的另一种布局。
参照图14及15，第一绝缘层160可形成为覆盖核心层110、芯片140、凸块151、152、153及154、及电路图案121、122、123及124。在各种实施例中，第一绝缘层160可以用对凸块151、152、153及154具有蚀刻选择性的材料形成。可替换地，第一绝缘层160可以用光敏材料形成。可以使用涂布绝缘材料或使用利用热及压力的层合法（laminating method）形成第一绝缘层160。
参照图16及17，掩模图案180可形成在第一绝缘层160上。掩模图案180可形成为具有露出第一绝缘层160的一部分的开口。具体地，可以通过在第一绝缘层160上沉积掩模层、通过在掩模层上形成露出掩模层的一部分的光致抗蚀剂图案、及通过选择性移除掩模层的露出部分而形成掩模图案180。可以根据掩模层的材料而使用利用等离子体的干蚀刻工艺、湿蚀刻工艺或激光工艺来选择性移除掩模层的露出部分。在形成掩模图案180后，可以移除光致抗蚀剂图案。当从平面图看，第一绝缘层160的由掩模图案180露出的部分可以与凸块151、152、153及154重叠。可以通过与形成第一绝缘层160所使用的相同工艺来形成掩模层。例如，可以使用层合法来形成掩模层。掩模图案180可由金属层形成，但不限于此。例如，可以用当选择性移除第一绝缘层160的露出部分时具有遮蔽功能的任何材料形成掩模图案180。可以使用掩模图案180作为蚀刻掩模蚀刻第一绝缘层160而形成同时露出凸块151、152、153及154的上部的沟槽162。可以使用利用等离子体的干蚀刻技术或利用化学蚀刻剂的湿蚀刻技术执行形成沟槽162的蚀刻工艺。可替换地，可以使用激光工艺执行形成沟槽162的蚀刻工艺。在形成沟槽162后，可以移除掩模图案180。
虽然结合使用掩模图案180形成沟槽162的示例说明实施例，但本发明构思不限于此。例如，可以使用光照射工艺或激光工艺形成沟槽162。在使用光照射工艺形成沟槽162的情况下，可以用光致抗蚀剂层形成第一绝缘层160。在这种情况下，可以不使用掩模图案180而将紫外线（UV）选择性照射在第一绝缘层160的一部分上而改变第一绝缘层160的经照射的部分的材料特性，且将第一绝缘层160的经照射的部分选择性移除而形成沟槽162。即使当使用激光工艺形成沟槽162时，如果第一绝缘层160采用能用激光移除的材料形成，则也可以不使用掩模图案180而形成沟槽162。在这种情况下，可以采用激光选择性移除第一绝缘层160的一部分。
参照图18及19，可以选择性移除部分的第一绝缘层160的而形成分别露出设置在核心层110上的电路图案122及124当中的各个电路图案的通路孔164及165。在各种实施例中，通路孔164及165使用激光工艺形成。然后，多条互连线170-1、170-2、170-3及170-4可形成在第一绝缘层160上。互连线170-1、170-2、170-3及170-4可形成为接触凸块151、152、153及154当中的各个凸块。在形成互连线170-1、170-2、170-3及170-4的过程中，至少一个附加的互连线172也可形成在第一绝缘层160上。附加的互连线172可不连接至凸块151、152、153及154。互连线170-1、170-2、170-3、170-4及172可通过在第一绝缘层160上沉积诸如金属层的导电层且通过使用在本领域中已知的一般工艺图案化导电层而形成。
接下来，如图2及3所示，第二绝缘层181可形成在互连线170-1、170-2、170-3、170-4及172及第一绝缘层160上。在形成第二绝缘层181的过程中，另一第二绝缘层182也可形成在与核心层110的底表面接触的第一绝缘层160的底表面上。第二绝缘层181及182可用阻焊层形成。第二绝缘层181然后可图案化而形成露出部分的互连线170-2及172的通路孔。虽未显示在图中，也可在形成露出部分互连线170-2及172的通路孔的过程中，形成露出部分的互连线170-1、170-3及170-4的其他通路孔。
参照图20，根据实施例的嵌入式封装体可应用于电子系统410。电子系统410可以包括控制器411、输入/输出单元412、及存储器413。控制器411、输入/输出单元412、及存储器413可通过总线415彼此耦合，总线415提供传送数据的路径。
例如，控制器411可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器、及能执行与这些构件相同的功能的逻辑装置中的至少任一者。控制器411或存储器413可以包括根据本发明的实施例的嵌入式封装体当中的至少任一者。输入/输出单元412可以包括选自键板、键盘、显示装置、触控荧幕等中的至少一者。存储器413是用来储存数据的装置。存储器413可以储存数据及/或要由控制器411执行的指令等。
存储器413可以包括如DRAM的易失性存储器装置及/或如快闪存储器的非易失性存储器装置。例如，可以将快闪存储器安装在诸如移动终端机或桌上型电脑的信息处理系统。快闪存储器可以构成固态硬盘（SSD）。在此情况下，电子系统410可稳定地在快闪存储器系统中储存大量数据。
电子系统410还可以包括接口414，接口构造为传送数据至通讯网路及接收来自通讯网路的数据。接口414可以是有线或无线类型。例如，接口414可以包括天线、或有线或无线收发器。
电子系统410可实现为移动系统、个人电脑、工业电脑、或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理（PDA）、便携式电脑、平板电脑、移动电话、智能手机、无线电话、膝上型电脑、存储卡、数字音乐统及信息传送/接收系统中的任一者。
在电子系统410是可执行无线通讯的设备的情况下，电子系统410可用于诸如CDMA（码分多址）、GSM（全球移动通讯系统）、NADC（北美数字蜂窝）、E-TDMA（增强时分多址）、WCDMA（宽带码分多址）、CDMA2000、LTE（长期演进）、及Wibro（无线宽带网路）。
参照图21，根据实施例的嵌入式封装体可以以存储卡500的形式提供。例如，存储卡500可以包括诸如非易失性存储器装置的存储器510、及存储器控制器520。存储器510及存储器控制器520可以储存数据或读取储存的数据。
存储器510可以包括应用本发明的实施例的封装技术的非易失性存储器装置当中至少任一者。存储器控制器520可以控制存储器810以响应来自主机530的读取/写入请求而读出储存的数据、或储存数据。
以上，为了示例的目的而披露了实施例。本发明所属技术领域中的普通技术人员会理解在不背离如随附的权利要求所披露的本发明构思的范围及精神的情况下，各种修改、添加及替换是可能的。
本申请要求2013年6月13日向韩国知识产权局提交的韩国专利申请第10-2013-0067750号的优先权，其全部内容以引用方式结合于此。

Claims (10)

1.一种嵌入式封装体，包括：
芯片，附着至核心层的第一表面；
多个凸块，在所述芯片的表面上；及
第一绝缘层，包围所述核心层、所述芯片及所述多个凸块，
其中所述第一绝缘层具有设置在部分的所述第一绝缘层中以露出所述多个凸块的沟槽。
2.如权利要求1所述的嵌入式封装体，还包括：
多条互连线，设置在所述第一绝缘层上且连接至由所述沟槽露出的所述多个凸块当中的各个凸块。
3.如权利要求2所述的嵌入式封装体，还包括：
电路图案，在所述核心层上，
其中所述多条互连线当中的至少一条互连线电性连接至所述电路图案。
4.如权利要求3所述的嵌入式封装体，其中所述多条互连线当中的至少一条互连线通过穿透所述第一绝缘层的通路孔而电性连接至所述电路图案。
5.如权利要求2所述的嵌入式封装体，其中所述多条互连线覆盖所述凸块当中的各个凸块，且所述互连线当中的至少一条互连线在一个方向上延伸。
6.如权利要求2所述的嵌入式封装体，其中所述多条互连线当中的至少一条互连线从所述凸块当中的一个凸块在第一方向上延伸，以覆盖所述沟槽的第一侧壁且露出所述沟槽的与所述第一侧壁相反的第二侧壁。
7.如权利要求1所述的嵌入式封装体，其中所述沟槽露出所述凸块的顶表面。
8.如权利要求1所述的嵌入式封装体，其中所述沟槽露出所述凸块的顶表面及上侧壁。
9.如权利要求1所述的嵌入式封装体，还包括覆盖所述第一绝缘层及所述沟槽的第二绝缘层。
10.如权利要求1所述的嵌入式封装体，其中将所述凸块排列成一条线而彼此间隔开。
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