CN104218919A - 一种分数倍内插成型滤波器及其实现方法 - Google Patents

Abstract

本发明提出了一种分数倍内插成型滤波器及其实现方法。该分数倍内插成型滤波器包括数据同步模块、分段滤波模块、重采样模块、数控振荡器控制模块。数控振荡器控制模块根据基带调制速率输入产生慢溢出标志送给数据同步模块产生慢同步数据输出，慢同步数据输出经过分段滤波模块产生滤波器组输出，滤波器组输出和快溢出标志和分数时延滤波器时延经过重采样模块产生成型滤波数据。本发明实现了用户输入速率与内插成型滤波后速率之间分数倍转换，能适应用户速率ksps级实时调整，突破传统对用户输入速率的限制；且结构轻便灵巧，接口简洁，灵活性和适用性强，易于移植到可编程逻辑器件中或设计成专用集成电路，还可根据需要扩展变速率范围。

Description

一种分数倍内插成型滤波器及其实现方法

技术领域

本发明属于数字信号处理领域，尤其涉及一种分数倍内插成型滤波器及其实现方法，可应用于无线通信领域和通信对抗领域。

背景技术

无线通信系统中，为了有效利用频谱、消除码间干扰和防止频带泄露，在发送信号前必须先对基带已调制信号进行内插成型滤波。基于硬件架构的易实现性，传统成型滤波器采用整数倍内插滤波方式，成型滤波后输出数据率为基带信号数据速率的整数倍。中国专利CN1095620C和CN1140063C分别给出了整数倍内插成型滤波器的高效实现方法。整数倍内插成型滤波器最大缺点是要求基带信号数据率与基带处理时钟之间成整数倍关系，对于仅有有限基带处理时钟资源的通信系统来说，这意味着基带信号数据速率必须与基带处理时钟频率成整数倍关系，极大地限制了基带信号数据速率的变化范围。随着现代无线通讯技术特别是软件无线电技术的飞速发展，要求发射系统的同一硬件平台以尽可能小的资源开销来能够满足不同的基带信号数据速率要求。而在通信对抗领域，甚至要求基带信号数据速率以微小的步进实时可调来产生不同的通信干扰波形。因此迫切需要设计出一种分数倍内插成型滤波器，根据基带信号数据速率来实时调整分数倍内插倍数，使成型滤波后的输出数据速率固定在基带处理时钟上，以支持不同数据速率的基带信号。

发明内容

基于上述目的，本发明介绍了一种分数倍内插成型滤波器及其实现方法，该分数倍内插成型滤波器用以解决通信系统中基带数据速率与基带处理时钟之间非整数倍关系的问题。

本发明是这样实现的，一种分数倍内插成型滤波器，其包括数据同步模块(2)、分段滤波模块(4)、重采样模块(6)、和数控振荡器控制模块(10)；其中：

数控振荡器控制模块(10)根据基带调制数据(1)的速率(9)输出慢溢出标志(8)、快溢出标志(11)和分数时延滤波器时延(12)；

数据同步模块(2)将基带调制数据(1)与慢溢出标志(8)同步输出至分段滤波模块(4)，基带调制数据(1)与慢溢出标志(8)形成慢同步数据(3)，慢溢出标志(8)用于同步基带调制数据(1)；

分段滤波模块(4)采用具有多项滤波器的滤波器组对慢同步数据(3)进行整数倍内插成型滤波输出滤波器组输出数据(5)，该整数倍等于快溢出标志(11)的频率累加字和慢溢出标志(8)的频率累加字的比值；

重采样模块(6)将滤波器组输出数据(5)与快溢出标志(11)同步，再进行重采样操作，最后将数据率变换为系统时钟速率，完成分数倍内插，输出与基带处理时钟速率相同的成型滤波数据输出(7)，快溢出标志(11)用于同步滤波器组输出数据(5)。

作为上述方案的进一步改进，数控振荡器控制模块(10)将基带调制数据(1)的基带调制数据速率和基带处理时钟频率化为互质数K和M；数控振荡器控制模块(10)的溢出上限值为其中Int(·)为向下取整函数，N为数控振荡器的累加器位宽；

慢溢出标志(8)的频率累加字为FTW_Slow＝K*NCO_Uplevel；慢溢出标志累加器为ACC_Slow(n+1)＝Mod(ACC_Slow(n)+FTW_Slow,NCO_Uplevel)，其中Mod(·)为求余函数，n为采样节拍，当求余函数产生一次溢出，即(ACC_Slow(n)+FTW_Slow)＞NCO_Uplevel时，慢溢出标志(8)有效，否则慢溢出标志(8)无效；

快溢出标志(11)的频率累加字为FTW_Fast＝K*NCO_Uplevel*I，其中I为多项滤波器的项数，也就是整数倍内插滤波器的内插倍数；快溢出标志(11)为：ACC_Fast(n+1)＝Mod(ACC_Fast(n)+FTW_Fast,NCO_Uplevel)；当Mod(ACC_Fast(n)+FTW_Fast,NCO_Uplevel)函数产生一次溢出，即(ACC_Fast(n)+FTW_Fast)＞NCO_Uplevel时，快溢出标志(11)有效，否则快溢出标志(11)无效，其中，ACC_Fast(n)为分数时延滤波器时延(12)。

作为上述方案的进一步改进，该分数倍内插成型滤波器的所有模块采用同一基带处理时钟进行处理，通过慢溢出标志(8)和快溢出标志(11)来控制数据率变化。

作为上述方案的进一步改进，数控振荡器控制模块(10)采用无偏数控振荡器，并自定义数控振荡器控制模块(10)的溢出上限，用于消除基带调制数据(1)的残余速率差。优选地，无偏数控振荡器的溢出上限不限定为2的整数次方，能自定义为任意大于1的整数。

作为上述方案的进一步改进，数控振荡器控制模块(10)中的累加器位宽为16位～64位之间的任意整数，快溢出率与慢溢出率的比例为4位到16位之间的任意整数，分数时延位宽为8位到16位之间的任意整数。

作为上述方案的进一步改进，数据同步模块(2)采用双端口RAM或FIFO进行数据缓存，RAM或FIFO的输入数据端口为基带调制数据(1)，双端口RAM或FIFO的读使能端口为慢溢出标志(8)。

作为上述方案的进一步改进，重采样模块(6)采用双端口RAM或FIFO对滤波器组输出数据(5)进行数据同步，使双端口RAM或FIFO的输出数据同步于快溢出标志(11)和分数时延滤波器时延(12)。

作为上述方案的进一步改进，重采样模块(6)采用法罗(Farrow)滤波器架构，基于快溢出标志(11)和分数时延滤波器时延(12)对双端口RAM或FIFO的输出数据进行实时重采样计算，产生与基带处理时钟速率相同的成型滤波数据输出(7)。

作为上述方案的进一步改进，改进型分数时延滤波器模块(6-2)采用快溢出标志(11)来同步更新法罗(Farrow)滤波器中的寄存器1(6-2-1)、寄存器2(6-2-2)和寄存器3(6-2-3)中的寄存数据，使数据样本同步于分数时延滤波器时延(12)。

本发明提供一种上述任意所述的分数倍内插成型滤波器的实现方法，其包括以下步骤：

当慢溢出标志(8)有效时，将基带调制数据(1)的基带调制数据串行移位寄存于多项滤波器，进行多项滤波，该滤波器组的第j项输出为：其中L为每一支项滤波器阶数，x(n+l)为输入基带调制数据，h(j+l*I)为滤波器系数；

当快溢出标志(11)有效时，将滤波器组输出数据(5)的数据串行移位寄存于重采样模块(6)的重采样滤波器，基于分数时延滤波器时延(12)ACC_Fast(n)和多项式插值算法，计算出成型滤波器输出值： $\mathrm{Filter}\left(n\right)=\underset{l=0}{\overset{4}{\mathrm{\Σ}}}(\mathrm{ACC}\_\mathrm{Fast}{\left(n\right)}^l\×\underset{m=0}{\overset{4}{\mathrm{\Σ}}}b(l,m)*X(n-m)),$ 其中b(l,m)为多项式内插系数。

本发明设计的分数倍内插成型滤波器实现了用户输入速率与内插成型滤波后速率之间分数倍转换，能够适应用户速率ksps级实时调整，突破了传统整数倍内插成型滤波器对用户输入速率的限制。本发明设计的分数倍内插成型滤波器结构灵巧，接口简洁，灵活性和适用性强，易于移植到可编程逻辑器件中或设计成专用集成电路，还可根据需要扩展变速率范围。

附图说明

图1是本发明的分数倍内插成型滤波器的框图。

图2是本发明的分数倍内插成型滤波器中数控振荡器控制模块的框图。

图3是本发明的分数倍内插成型滤波器中分段滤波模块的框图。

图4是本发明的分数倍内插成型滤波器中重采样滤波器模块的框图。

图5是本发明的分数倍内插成型滤波器中改进型分数延时滤波器的框图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图1所示，本发明的分数倍内插成型滤波器包括数据同步模块2、分段滤波模块4、重采样模块6、和数控振荡器控制模块10。本发明的分数倍内插成型滤波器主要由多项滤波架构和重采样架构设计而成，同时配合数控振荡器控制模块10的控制。

数控振荡器控制模块10根据基带调制数据1的速率9输出慢溢出标志8、快溢出标志11和分数时延滤波器时延12，即图1中数控振荡器控制模块10根据基带处理数据和基带处理时钟频率之间的关系，按照溢出上限值，产生慢溢出标志8、快溢出标志11以及分数时延滤波器时延12。

数控振荡器控制模块10将基带调制数据1的基带调制数据速率和基带处理时钟频率化为互质数K和M。数控振荡器控制模块10的溢出上限值为其中Int(·)为向下取整函数，N为数控振荡器的累加器位宽。

慢溢出标志8的频率累加字为FTW_Slow＝K*NCO_Uplevel；慢溢出标志累加器为ACC_Slow(n+1)＝Mod(ACC_Slow(n)+FTW_Slow,NCO_Uplevel)，其中Mod(ACC_Slow(n)+FTW_Slow,NCO_Uplevel)为求余函数，n为采样节拍，当求余函数产生一次溢出，即(ACC_Slow(n)+FTW_Slow)＞NCO_Uplevel时，慢溢出标志8有效，否则慢溢出标志8无效。

快溢出标志11的频率累加字为FTW_Fast＝K*NCO_Uplevel*I，其中I为多项滤波器的项数，也就是整数倍内插滤波器的内插倍数，取值范围为4～16之间的任意整数；快溢出标志(11)为：ACC_Fast(n+1)＝Mod(ACC_Fast(n)+FTW_Fast,NCO_Uplevel)；当Mod(ACC_Fast(n)+FTW_Fast,NCO_Uplevel)函数产生一次溢出，即(ACC_Fast(n)+FTW_Fast)＞NCO_Uplevel时，快溢出标志11有效，否则快溢出标志(11)无效，其中，ACC_Fast(n)为分数时延滤波器时延12。

数控振荡器控制模块10采用无偏数控振荡器，并自定义数控振荡器控制模块10的溢出上限，用于消除基带调制数据1的残余速率差。无偏数控振荡器的溢出上限不限定为2的整数次方，能自定义为任意大于1的整数。

数控振荡器控制模块10中的累加器位宽为16位～64位之间的任意整数，快溢出率与慢溢出率的比例为4位到16位之间的任意整数，分数时延位宽为8位到16位之间的任意整数。

数控振荡器控制模块10可以通过基带调制速率输入端口配置输入数据率9，实时调整分数倍内插倍数，并且各模块内容和模块之间的连接关系无需任何变动。

如图2所示，数控振荡器控制模块10包括：移位寄存器10-1、慢溢出控制器10-2、快溢出控制器10-3、分数延时系数生成器10-4。移位寄存器10-1根据整数倍内插的倍数，将控制字移位，作为快溢出标志11的频率累加字，输入的原始控制字作为慢溢出标志8的频率累加字。慢溢出控制器10-2中设置溢出门限，如果输入的值小于门限，则反馈到输入端口与慢溢出标志的频率累加字进行累加，如果累加值大于溢出门限，则产生溢出标志。快溢出控制器10-3与慢溢出控制器10-2原理相同，溢出门限也一样，区别在于反馈累加的频率累加字不同。分数延时系数生成器10-4以快溢出标志11的频率累加字为基准，产生分数时延滤波器时延12。

再返回图1，数据同步模块2将基带调制数据1与慢溢出标志8同步输出至分段滤波模块4，基带调制数据1与慢溢出标志8形成慢同步数据3，慢溢出标志8用于同步基带调制数据1。数据同步模块2采用双端口RAM或FIFO进行数据缓存，RAM或FIFO的输入数据端口为基带调制数据1，双端口RAM或FIFO的读使能端口为慢溢出标志8。

分段滤波模块4采用具有多项滤波器的滤波器组对慢同步数据3进行整数倍内插成型滤波输出滤波器组输出数据5，该整数倍等于快溢出标志11的频率累加字和慢溢出标志8的频率累加字的比值。分段滤波模块4根据快溢出标志11的频率累加字和慢溢出标志8的频率累加字的比值，将内插成型滤波器系数进行多相分解，按照滤波器组的结构串行输出。模块中滤波器的系数既可以显示定义，又可以以文件形式存储于非易失性存储器中。

请参阅图3，分段滤波模块4包括：开关控制器4-1、滤波器分段4-2、开关控制器4-3。根据快溢出标志11的频率累加字和慢溢出标志8的频率累加字的比值N，将脉冲成型滤波器的系数被分为N组，开关控制器4-1分时指向N组中的一个，开关控制器4-3分时接收滤波器N组中的1个。滤波器系数按照多相分组原则，重新排列系数组合，输出到重采样模块6。

再返回图1，重采样模块6将滤波器组输出数据5与快溢出标志11同步，再进行重采样操作，最后将数据率变换为系统时钟速率，完成分数倍内插，输出与基带处理时钟速率相同的成型滤波数据输出7，快溢出标志11用于同步滤波器组输出数据5。

重采样模块6采用双端口RAM或FIFO对多项滤波器组输出数据5进行数据同步，使双端口RAM或FIFO的输出数据同步于快溢出标志11和分数时延滤波器时延12。

重采样模块6采用法罗(Farrow)滤波器架构，基于快溢出标志11和分数时延滤波器时延12对双端口RAM或FIFO的输出数据进行实时重采样计算，产生与基带处理时钟速率相同的成型滤波数据输出7。

请参阅图4，重采样模块6包括：滤波器组快同步6-1、改进型分数时延滤波器模块6-2。输入的滤波器组输出数据5由滤波器组快同步6-1同步，将滤波器组输出数据5与快溢出标志11同步输出，使时间域连续的滤波器组输出数据变为时间离散的滤波器组输出数据，该离散时间间隔即为快溢出标志8之间的间隔。改进型分数时延滤波器模块6-2根据快同步标志6-3和分数时延滤波器时延6-4，将输入的滤波器组数据重采样，使输出数据速率固定在基带处理时钟上。改进型分数时延滤波器6-2基于传统分数时延滤波器结构，输入数据依次存入第一寄存器6-2-1、第二寄存器6-2-2和第三寄存器6-2-3中，寄存器工作在基带处理时钟频率下，依据快溢出标志11来更新数据。

请结合图1和图5，当慢溢出标志8有效时，将基带调制数据1的基带调制数据串行移位寄存于多项滤波器，进行多项滤波，该滤波器组的第j项输出为：其中L为每一支项滤波器阶数，x(n+l)为输入基带调制数据，h(j+l*I)为滤波器系数；

当快溢出标志11有效时，将该多项滤波器组输出数据5的数据串行移位寄存于重采样模块6的重采样滤波器，基于分数时延滤波器时延12ACC_Fast(n)和多项式插值算法，计算出成型滤波器输出值： $\mathrm{Filter}\left(n\right)=\underset{l=0}{\overset{4}{\mathrm{\Σ}}}(\mathrm{ACC}\_\mathrm{Fast}{\left(n\right)}^l\×\underset{m=0}{\overset{4}{\mathrm{\Σ}}}b(l,m)*X(n-m)),$ 其中b(l,m)为多项式内插系数。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种分数倍内插成型滤波器，其特征在于：其包括数据同步模块(2)、分段滤波模块(4)、重采样模块(6)、和数控振荡器控制模块(10)；其中：

数控振荡器控制模块(10)根据基带调制数据(1)的速率(9)输出慢溢出标志(8)、快溢出标志(11)和分数时延滤波器时延(12)；

数据同步模块(2)将基带调制数据(1)与慢溢出标志(8)同步输出至分段滤波模块(4)，基带调制数据(1)与慢溢出标志(8)形成慢同步数据(3)，慢溢出标志(8)用于同步基带调制数据(1)；

分段滤波模块(4)采用具有多项滤波器的滤波器组对慢同步数据(3)进行整数倍内插成型滤波输出滤波器组输出数据(5)，该整数倍等于快溢出标志(11)的频率累加字和慢溢出标志(8)的频率累加字的比值；

重采样模块(6)将滤波器组输出数据(5)与快溢出标志(11)同步，再进行重采样操作，最后将数据率变换为系统时钟速率，完成分数倍内插，输出与基带处理时钟速率相同的成型滤波数据输出(7)，快溢出标志(11)用于同步滤波器组输出数据(5)。

2.如权利要求1所述的分数倍内插成型滤波器，其特征在于：数控振荡器控制模块(10)将基带调制数据(1)的基带调制数据速率和基带处理时钟频率化为互质数K和M；数控振荡器控制模块(10)的溢出上限值为其中Int(·)为向下取整函数，N为数控振荡器的累加器位宽；

慢溢出标志(8)的频率累加字为FTW_Slow＝K*NCO_Uplevel；慢溢出标志累加器为ACC_Slow(n+1)＝Mod(ACC_Slow(n)+FTW_Slow,NCO_Uplevel)，其中Mod(·)为求余函数，n为采样节拍，当求余函数产生一次溢出，即(ACC_Slow(n)+FTW_Slow)＞NCO_Uplevel时，慢溢出标志(8)有效，否则慢溢出标志(8)无效；

快溢出标志(11)的频率累加字为FTW_Fast＝K*NCO_Uplevel*I，其中I为多项滤波器的项数，也就是整数倍内插滤波器的内插倍数；快溢出标志(11)为：ACC_Fast(n+1)＝Mod(ACC_Fast(n)+FTW_Fast,NCO_Uplevel)；当Mod(ACC_Fast(n)+FTW_Fast,NCO_Uplevel)函数产生一次溢出，即(ACC_Fast(n)+FTW_Fast)＞NCO_Uplevel时，快溢出标志(11)有效，否则快溢出标志(11)无效，其中，ACC_Fast(n)为分数时延滤波器时延(12)。

3.如权利要求1所述的分数倍内插成型滤波器，其特征在于：该分数倍内插成型滤波器的所有模块采用同一基带处理时钟进行处理，通过慢溢出标志(8)和快溢出标志(11)来控制数据率变化。

4.如权利要求1所述的分数倍内插成型滤波器，其特征在于：数控振荡器控制模块(10)采用无偏数控振荡器，并自定义数控振荡器控制模块(10)的溢出上限，用于消除基带调制数据(1)的残余速率差。

5.如权利要求4所述的分数倍内插成型滤波器，其特征在于：无偏数控振荡器的溢出上限不限定为2的整数次方，能自定义为任意大于1的整数。

6.如权利要求1所述的分数倍内插成型滤波器，其特征在于：数控振荡器控制模块(10)中的累加器位宽为16位～64位之间的任意整数，快溢出率与慢溢出率的比例为4位到16位之间的任意整数，分数时延位宽为8位到16位之间的任意整数。

7.如权利要求1所述的分数倍内插成型滤波器，其特征在于：数据同步模块(2)采用双端口RAM或FIFO进行数据缓存，RAM或FIFO的输入数据端口为基带调制数据(1)，双端口RAM或FIFO的读使能端口为慢溢出标志(8)。

8.如权利要求1所述的分数倍内插成型滤波器，其特征在于：重采样模块(6)采用双端口RAM或FIFO对滤波器组输出数据(5)进行数据同步，使双端口RAM或FIFO的输出数据同步于快溢出标志(11)和分数时延滤波器时延(12)。

9.如权利要求1所述的分数倍内插成型滤波器，其特征在于：重采样模块(6)采用法罗(Farrow)滤波器架构，基于快溢出标志(11)和分数时延滤波器时延(12)对双端口RAM或FIFO的输出数据进行实时重采样计算，产生与基带处理时钟速率相同的成型滤波数据输出(7)。

10.如权利要求1至9中任意一项所述的分数倍内插成型滤波器的实现方法，其特征在于：其包括以下步骤：

当慢溢出标志(8)有效时，将基带调制数据(1)的基带调制数据串行移位寄存于多项滤波器，进行多项滤波，该滤波器组的第j项输出为：其中L为每一支项滤波器阶数，x(n+l)为输入基带调制数据，h(j+l*I)为滤波器系数；

当快溢出标志(11)有效时，将滤波器组输出数据(5)的数据串行移位寄存于重采样模块(6)的重采样滤波器，基于分数时延滤波器时延(12)ACC_Fast(n)和多项式插值算法，计算出成型滤波器输出值： $\mathrm{Filter}\left(n\right)=\underset{l=0}{\overset{4}{\mathrm{\Σ}}}(\mathrm{ACC}\_\mathrm{Fast}{\left(n\right)}^l\×\underset{m=0}{\overset{4}{\mathrm{\Σ}}}b(l,m)*X(n-m)),$ 其中b(l,m)为多项式内插系数。