CN104217909A - 集成真空微电子器件及其制造方法 - Google Patents

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Abstract

本公开描述了一种集成真空微电子器件(1、100、101)，其包括：高掺杂半导体衬底(11)；至少一个绝缘层(12、93、95)，被布置在所述掺杂半导体衬底(11)上方；真空沟槽(19)，被布置在所述至少一个绝缘层(12、32)内，并且延伸到高掺杂半导体衬底(11、31)；第一金属层(42)，用作阴极；第二金属层(22)，被布置在所述高掺杂半导体衬底(11)之下，并且用作阳极。第一金属层(42)被布置为与真空沟槽(19)的上边缘(40)相邻，并且真空沟槽(19)具有使得第一金属层(42)保持悬置在真空沟槽(19)之上的宽度。

Description

集成真空微电子器件及其制造方法
技术领域
本公开涉及集成真空微电子器件及其制造方法。
背景技术
曾经是电子学的支柱之一的真空管具有阻碍小型化和集成的限制，诸如，在玻璃封壳内部机械制造的结构。由于这个原因，在片上系统的时代，其已经逐渐被晶体管所取代。
然而，在过去几年里，半导体制造技术已经用于开发微小型形式的真空管结构，并且将许多这种真空管结构集成在一起。集成的真空微电子器件(VMD)具有几个独特的特征；它们具有亚皮秒的切换速度，在从近绝对零度到几百摄氏度的范围内的温度下操作，还很高效，这是因为是通过电荷而不是通过电流来控制并且不需要如在传统真空分立器件中的热电子发射加热器。
总体而言，一个典型的场致发射VMD器件是由极尖的阴极制成的，该阴极由一个或多个控制和/或提取电极围绕并且指向阳极表面。当在阴极和控制电极之间施加适合的正电势差时，在阴极处产生电场，该电场允许电子穿过真空空间并且向阳极移动。可以通过改变控制电极电势来控制在阴极处的电场，并且从而控制所发射的电子的量。
US005463269公开了一种集成VMD器件以及一种制作它的方法。集成VMD器件通过使用如下制造工艺而执行，其中保形沉积绝缘体到沟槽中产生对称的尖头，该尖头可以用作模具以形成尖的或尖锐的场致发射尖端。该沟槽可以由任何稳定的材料(包括导体和绝缘体的分层交替堆叠，该堆叠可以用作所得器件的电极)创建而成。例如两个电极(阳极和发射极)形成简单二极管，而三个、四个和五个电极将分别形成三极管、四极管和五极管。由于尖头在沟槽的中心内是自对准的，因而它也对准到这些电极的中心。然后用能够在电场的影响下发射电子的材料或者电子发射材料来填充尖头。
在电子发射材料中创建的接入沟槽允许从沟槽以及从发射极材料下面去除尖头的形成层的绝缘体，从而形成空间并且释放发射极的通过尖头模制的尖锐尖端(场致发射阴极)。
然而，实现上文所描述的真空微电子器件涉及高工艺流程成本，并且尽管如此所述VMD可以被一些问题影响，这些问题可能改变操作特征，诸如，在功率输出处的离子化辐射和噪声。
发明内容
本公开的一个方面将提供解决上述问题的集成真空微电子器件的新颖结构和制造方法。
本公开的一个方面是一种集成真空微电子器件，包括：
高掺杂半导体衬底，
至少一个绝缘层，被布置在所述掺杂半导体衬底上方，
真空沟槽，被布置在所述至少一个绝缘层内，并且延伸到高掺杂半导体衬底，
第一金属层，被布置在所述真空沟槽上方，并且用作阴极，
第二金属层，被布置在所述高掺杂半导体衬底之下，并且用作阳极，
其中所述第一金属层被布置为与所述真空沟槽的上边缘相邻，所述真空沟槽具有使得第一金属层保持悬置在所述真空沟槽之上的宽度尺寸。
附图说明
为了更好地理解本公开，现在仅以非限制性的示例的方式并且参照附图来描述本公开的一些实施例，在附图中：
图1是根据本公开的第一实施例的VMD的截面图。
图2是根据本公开的第二实施例的VMD的截面图。
图3至图18是用于形成根据本公开的第二实施例的VMD的不同工艺步骤的截面图。
图19示出在其中VMD为四极管的情况下的根据本公开的第二实施例的VMD的布局。
图20示出在其中VMD是热三极管(hot triode)的情况下的根据本公开的第二实施例的VMD的另一布局。
图21是根据本公开的第三实施例的VMD的截面图。
图22示出图21中的VMD的布局。
具体实施方式
本公开描述了用于集成制造真空微电子器件(VMD)的新技术和结构。本文所使用的术语VMD或真空微电子器件不仅意指二极管而且意指三极管、四极管、五极管或者使用VMD器件的基础结构制作的任何其它器件。VMD的基础结构包括器件，该器件至少包括尖锐的发射极(阴极)尖端、具有将发射极和集电极分离的绝缘体的集电极(阳极)，并且存在从发射极到集电极的电子的优选地直接传输。
图1图示了根据本公开的第一实施例的VMD1的截面图。VMD1形成于高掺杂半导体衬底11上，在该高掺杂半导体衬底11上方形成了至少一个绝缘层12，该至少一个绝缘层12具有适合的厚度以便耐受最大操作电压。优选地，半导体衬底11为高掺杂n型半导体衬底，并且优选地，用于掺杂半导体衬底11的材料为磷，并且半导体衬底11的电阻率为约4mOhm·cm。优选地，至少一个绝缘层12为二氧化硅(SiO2)层。
可以使用对于掺杂半导体衬底11或者至少一个绝缘层12同样地可接受的其它材料，并且可以采用在整个半导体工业界普遍使用的形成层的任何适合的方法。
优选地，至少一个绝缘层12通过已知的在温度上(通常地，被包括在400℃和1100℃之间)受控的热工艺来形成，比如例如，其中温度被包括在400℃和600℃之间的PECVD沉积(等离子体增强化学气相沉积)。
由于沉积了绝缘层12，因此真空沟槽或空间19形成于所述至少一个绝缘层12内。真空空间19是通过在绝缘层之上形成光刻掩膜，并且在绝缘层12上相继地实行各向异性蚀刻以便去除层12的绝缘材料而形成的，其中真空沟槽是必须形成的；实行各向异性蚀刻，直至暴露掺杂半导体衬底11的上表面。真空沟槽19的形状可以是正方形、圆形、椭圆形等等。优选地，真空沟槽19的宽度W的尺寸在从350纳米至550纳米的范围内。
优选地，真空沟槽或空间19的形成提供了在所关心的表面上沉积形成掩膜层，该掩膜层是对于某种形式的光化辐射正性或负性敏感的；接着该层经由图案暴露于适当的光化辐射，以选择性地去除掩膜层并且按所需的图案暴露下面的表面；接着各向异性蚀刻暴露的表面，以按所需去除下面的材料的所有或部分，并且然后去除掩膜层的剩余区域。
在上文实现的结构之上非保形地沉积第一金属层42封闭了真空沟槽19。优选地在低温下(通常地，低于300℃)沉积第一金属层42，以便沉积速度在所有方向上并不均匀，但在水平方向上是均匀的。第一金属层42被布置为与真空沟槽19的上边缘40相邻，优选地与真空沟槽19的上开口的上边缘相邻，形成从所述上边缘40的凸出物，这些凸出物主要沿水平方向生长，向真空沟槽内部接近，保持悬置在所述真空沟槽19之上，并且这些凸出物在沉积步骤结束时将自身联合。所述真空沟槽19具有使得第一金属层42保持悬置在所述真空沟槽19之上的宽度尺寸W；第一金属层42允许密封真空沟槽19。
上边缘40指的是真空沟槽19的开口边缘，该开口在所述至少一个绝缘层12的上表面中打开。真空空间19的深度等于绝缘层12的厚度，以便经过真空空间19暴露高掺杂半导体衬底11，而真空空间19的宽度W的尺寸(其为真空空间19的截面的尺寸)适合于避免沉积的第一金属层42在真空沟槽19内部坠落。优选地，沉积的第一金属层42的厚度适合于产生密封帽；优选地，沉积的第一金属层42的厚度至少等于真空沟槽19的宽度W，并且在任何情况下都小于1μm。
通常使用RF溅射沉积技术以形成第一金属层42，但是其它工艺可以产生可接受的结果。
由于所述第一金属42是在真空环境下(优选地，高真空环境)进行的最后沉积，因此真空沟槽19将具有约10-5托(Torr)的真空压力(优选地，在第一金属层42的沉积步骤中的压力)。
然后光刻限定第一金属层42，只留下适合的中心部分，该中心部分继续保证真空沟槽19的密封。
作为电子发射层的第一金属层42将在VMD1的操作期间充当阴极。
然后通过另外的绝缘层400的沉积工艺(优选地，PECVD类型的沉积工艺)来执行阴极钝化。然而，可以采用任何适合的钝化技术，如在上文的工艺步骤中所论述的。
然后在绝缘层400中布置开口3，该开口3具有在从100nm至200nm的范围内的厚度，直至暴露第一金属层42的一部分上表面。所述开口适合于形成阴极接触10以允许从所得的VMD器件1的顶部的电连接。
为了这个目的在此处实现的结构之上以及在开口3中沉积另外的金属层。优选地在沉积钨之后进一步沉积铝，以完全填充开口3。
从所述另外的金属层光刻限定对应于对第一金属层42的接入点的阴极接触10。
在高掺杂半导体衬底11下布置背部的另外的导电层22(例如，铝)，以形成阳极。优选地，通过研磨和蒸发工艺来执行背面精整。
当在连接到第一金属层42和另外的导电层22的电极之间施加适当的电势差时(其中在与第一金属层42连接的电极处施加正电势)，阴极允许电子穿过真空空间19并且向高掺杂衬底材料11和另外的导电层22移动。
优选地，第一金属层42在真空沟槽19内部形成尖头30；这就改进了在真空沟槽19内部的从金属层42向阳极的电子发射。
两个导电层(阳极22、11和阴极10、42)形成VMD类型的简单二极管，而三个、四个和五个层将分别形成三极管、四极管和五极管。所述另外的导电层被称作“栅格(grid)层”，并且在所描述的工艺流程期间被插入在第一金属层42和第二金属层22之间。
在图2中示出了根据本公开的第二实施例的VMD100的截面图。在图3至图18中示出了形成VMD100的不同工艺步骤。
在该情况下，起始结构包括高掺杂半导体衬底11(图3)，在该高掺杂半导体衬底11上方形成了第一绝缘层12。
优选地，半导体衬底11为高掺杂n型半导体衬底，并且优选地，用于掺杂半导体衬底11的材料为磷，并且半导体衬底11的电阻率为约4mOhm·cm。优选地，第一绝缘层12为二氧化硅(SiO2)层。
优选地，至少一个绝缘层12通过已知的在温度上(通常地，被包括在400℃和1100℃之间)受控的热工艺来形成，比如例如，其中温度被包括在400℃和600℃之间的PECVD沉积(等离子体增强化学气相沉积)。
然后在第一绝缘层12上沉积可以是掺杂多晶硅的第一导电层13(图4)。多晶硅电阻率是由所使用的杂质电荷来确定的，该多晶硅电阻率可以具有被包括在10～100mΩ*cm范围内的值。优选地，导电层13的厚度被包括在300nm和500nm之间，并且所述层13优选地通过LTCVD沉积(低温化学气相沉积)而沉积。然而，其它适合的导电材料可以用于形成层13。
然后如图5所示，从导电层13光刻限定第一栅格导体17。在下一个步骤中，在图案化的栅格导体17上方生长第一栅格绝缘层93(图6)。具有电绝缘性质的任何材料都可以用于第一栅格绝缘层93，比如例如，通常厚度为100～200nm的二氧化硅(SiO2)。优选地，使用PECVD沉积，但是可以采用任何适合的技术。
可以重复最后三个步骤，以便实现栅格导体和栅格绝缘体的分层交替堆叠，该堆叠将在所得VMD器件100中形成电极。在这种情况下，从第二导电层14光刻限定上文所述的第一栅格绝缘层93第二栅格导体94，并且然后沉积第二栅格绝缘体层95(图7至图9)。然而，可以制作导体和绝缘体的另外的分层交替堆叠，以在所得VMD100中获得更多的电极。
下一个步骤是在区域的中心部分处形成真空沟槽19，在该中心部分下方存在第一栅格导体17和第二栅格导体94，如图10所示。通过以下方法形成真空空间19：在绝缘层95之上形成光刻掩膜，并且在层95和布置在绝缘层95之下的层(即，层94、93、17和12)上接着实行各向异性蚀刻，以便去除在必须形成该真空沟槽之处的所述层的绝缘材料和多晶硅材料。实行各向异性蚀刻，直至暴露掺杂半导体衬底11的上表面。真空沟槽19的形状可以是正方形、圆形、椭圆形等等。
优选地，真空沟槽或空间19的形成提供了在所关心的表面上沉积形成掩膜层，该掩膜层是对于某种形式的光化辐射正性或负性敏感的，接着该层经由图案暴露于适当的光化辐射，以选择性地去除掩膜层并且按所需的图案暴露下面的表面，接着各向异性蚀刻暴露的表面，以按所需去除下面的材料的所有或部分，并且然后去除掩膜层的剩余区域。
优选地，然后在上文实现的结构之上保形地沉积较低厚度(通常在50nm至100nm的范围内)的第二绝缘层21，以甚至覆盖真空空间19的内壁(图11)。优选地，第二绝缘层21可以是通过已知方法形成的氮化硅(Si3N4)，该已知方法保证在所有方向上厚度均匀，比如例如对于PECVD沉积。
然后限定第二绝缘层21，仅在真空空间19的侧壁上留下第二绝缘层21(图12)。有益地，选择性蚀刻是干法选择的或各向异性的蚀刻，不使用掩膜。绝缘层21允许将真空空间19与栅格导体94和17隔离。在仅在真空空间19的侧壁上形成绝缘层21之后，优选地，真空沟槽19的宽度W的尺寸在350纳米至550纳米范围内。
此时两个栅格导体17、94围绕真空沟槽19并且将在所得的VMD100中用作电极(图2)。通过施加适合的电压值，所述电极17、94将驱动VMD100的电子发射。
在上文实现的结构之上非保形地沉积第一金属层42封闭了真空沟槽19(图13)。优选地，在低温下(通常地，低于300℃)沉积第一金属层42，以便沉积速度在所有方向上并不均匀，但在水平方向上是均匀的。第一金属层42被布置为与真空沟槽19的上边缘40相邻，优选地与真空沟槽19的上开口的上边缘相邻，形成从所述上边缘40的凸出物，这些凸出物主要水平地生长，向真空沟槽内部接近，保持悬置在所述真空沟槽19之上，并且这些凸出物在沉积过程结束时将自身联合。所述真空沟槽19具有使得第一金属层42保持悬置在所述真空沟槽19之上的宽度尺寸W；第一金属层42允许密封真空沟槽19。
上边缘40指的是真空沟槽19的开口边缘，该开口在绝缘层95的上表面中打开。真空空间19的深度等于所有的层95、94、93、17、12的厚度，以便经过真空空间19暴露掺杂的半导体衬底11，而真空空间19的宽度W的尺寸(其为真空空间19的截面的尺寸)适合于避免沉积的第一金属层42在真空沟槽19内部坠落。优选地沉积的第一金属层42的厚度适合于产生密封帽；优选地，沉积的第一金属层42的厚度至少等于真空沟槽19的宽度W，并且在任何情况下都小于1μm。
通常使用RF溅射沉积技术以形成第一金属层42，但是其它工艺可以产生可接受的结果。
由于所述第一金属42是在真空环境下(优选地，高真空环境)进行的最后沉积，因此真空沟槽19将具有约10-5托的真空压力(优选地，在第一金属层42的沉积步骤中的压力)。
然后光刻限定第一金属层42(图14)，只留下适合的中心部分，该中心部分继续保证真空沟槽19的密封。
作为电子发射层的第一金属层42将在VMD100的操作期间充当阴极。
优选地，第一金属层42在真空沟槽19内部形成尖头30；这就改进了在真空沟槽19内部的从金属层42向阳极的电子发射。
然后通过另外的绝缘层400的沉积工艺(比如例如，PECVD沉积)来执行阴极钝化(图15)。然而，可以采用任何适合的钝化技术，如在上文的工艺步骤中所论述的。
然后在绝缘层400上光刻限定开口3，该开口3具有在从100nm至200nm的范围内的厚度，并且绝缘材料被蚀刻并去除以便暴露第一金属层42的一部分上表面(图16)。所述开口适合于形成阴极接触10以允许从所得的VMD器件100的顶部的电连接。
在绝缘层400中与开口3一起光刻限定多个开口5、6(图16)，优选地开口5和6具有环形形状。然后在用于开口3的蚀刻和去除步骤期间，蚀刻堆叠的绝缘层93、95、400的在开口5、6内的绝缘材料，以达到每个栅格层94、17的上表面。所述开口5、6适合于形成多个金属通路，以允许从所得的VMD100的顶部到更低的导电栅格层94、17的连接。
然后在此时实现的结构之上并且在开口3、5和6中沉积另外的金属层，比如例如，钨(图17)。优选地在沉积钨之后进一步沉积铝以完全填充开口3、5、6。
在所述另外的金属层中，通过形成适合的开口并且蚀刻另外的金属层的去除部分，来光刻限定对应于用于第一金属层42的接入点的阴极接触10以及用于接触相应的导电层94、17的电极接触8、9(图18)。
最后，在掺杂的半导体衬底11下布置背部的另外的导电层22(例如，铝)，从而形成接触，该接触将用作VMD100的阳极(图2)。优选地，通过研磨和蒸发工艺来执行背面精整。
当在连接到第一金属层42和另外的导电层22的电极之间施加适当的电势差时(其中向与第一金属层42连接的电极施加正电势)，阴极允许电子穿过真空空间19并且向高掺杂衬底材料11和另外的导电层22移动。
图19示出在其中VMD200被配置为四极管的情况下的图2的VMD100的布局。形成金属路径80、90和110以分别接触阴极10以及导电栅格层94和17，用于在阴极上电作用(以改变电子发射)以及在导电栅格层94和17上电作用(以改变真空沟槽19经受的电场)。金属路径80针对环形开口6的约50％延伸，该处沉积金属层9；而金属路径90针对环形开口6的超过50％延伸；金属路径110针对沟槽开口3延伸，该处沉积金属10。
图20示出在其中VMD100被配置为热三极管的情况下的图2的VMD100的布局。形成金属路径90和110以分别接触阴极10以及导电栅格层94和17，用于在阴极上电作用(以改变电子发射)以及在多晶硅层17上电作用(以改变真空沟槽19经受的电场)。与图19的布局不同地，导电栅格层94在两个不同的点81、82中接触，其中接触点81与接触点82沿着用金属层8填充的环形开口5相对，以将相应的金属路径81和82连接到一个金属加热器。事实上，当使所述两个接触金属81、82极化时，电流将流动，并且用作电阻器的导电栅格层94将由于焦耳效应而发热。
图21中示出了根据本公开的第三实施例的VMD101的截面图。VMD101与图2中的VMD100不同之处在于，没有导电栅格94和绝缘层95。仅形成了开口6以允许通过金属层9接触导电栅格层17。
如在图22中所示，VMD101的布局包括金属路径90和110，形成该金属路径90和110以分别接触阴极10和导电栅格层17，用于在阴极上电作用(以便改变电子发射)以及在导电栅格层17上电作用(以便改变真空沟槽19经受的电场)。金属路径90针对多于50％的环形开口6延伸，该处沉积金属层9；金属路径110针对沟槽开口3延伸，该处沉积金属10。

Claims (18)

1.一种集成真空微电子器件(1、100、101)，包括：
高掺杂半导体衬底(11)，
至少一个绝缘层(12、93、95)，被布置在所述掺杂半导体衬底(11)上方，
真空沟槽(19)，形成在所述至少一个绝缘层(12、93、95)内，并且延伸到所述高掺杂半导体衬底(11)，
第一金属层(42)，被布置在所述真空沟槽上方，并且用作阴极，
第二金属层(22)，被布置在所述高掺杂半导体衬底(11)之下，并且用作阳极，
其中所述第一金属层(42)被布置为与所述真空沟槽(19)的上边缘(40)相邻，所述真空沟槽(19)具有使得所述第一金属层(42)保持悬置在所述真空沟槽(19)之上的宽度尺寸。
2.根据权利要求1所述的集成真空微电子器件，其中所述至少一个绝缘层(12、93、95)包括由一个或多个导电层(17、94)分离的两个或更多个绝缘层(12、93、95)，从而通过形成绝缘层(12、93、95)和导电层(17、94)的堆叠而将一个导电层布置在两个绝缘层之间，所述真空沟槽(19)形成在绝缘层(12、93、95)和导电层(17、94)的所述堆叠内，所述集成真空微电子器件包括一个或多个电极以接触所述堆叠的所述导电层(17、94)。
3.根据权利要求2所述的集成真空微电子器件，其中所述真空沟槽(19)设置有被布置在所述真空沟槽(19)的侧壁上的另外的绝缘层(21)。
4.根据权利要求3所述的集成真空微电子器件，其中所述另外的绝缘层(21)由氮化硅(Si3N4)制成，具有在从50nm至100nm的范围内的厚度。
5.根据权利要求2所述的集成真空微电子器件，其中所述导电层(17、94)由掺杂多晶硅制成，具有被包括在300nm和500nm之间的厚度以及在从10mΩ·cm至100mΩ·cm的范围内的电阻率。
6.根据权利要求1所述的集成真空微电子器件，其中所述真空空间(19)具有在从350nm至550nm的范围内的宽度尺寸。
7.根据权利要求1所述的集成真空微电子器件，其中所述真空沟槽(19)的所述真空处于约10-5托的压力。
8.根据权利要求1所述的集成真空微电子器件，其中所述第一金属层(42)具有至少等于所述真空沟槽(19)的所述宽度尺寸的厚度。
9.根据权利要求2所述的集成真空微电子器件，其中所述集成真空微电子器件包括：三个绝缘层(12、93、95)，由两个导电层(17、94)分离；一个导电栅格层(94)，在两个不同点(81、82)中接触，以将从所述两个不同的接触点得到的相应金属路径(81、82)连接到一个金属加热器。
10.一种用于制造集成真空微电子器件(1、100、101)的方法，包括：
形成高掺杂半导体衬底(11)；
在所述掺杂半导体衬底(11)之上沉积至少一个绝缘层(12、93、95)；
在所述至少一个绝缘层(12、93、95)内形成真空沟槽(19)，所述真空沟槽延伸至所述高掺杂半导体衬底(11)，
在所述真空沟槽(19)之上沉积第一金属层(42)，所述第一金属层(42)用作阴极，
在所述高掺杂半导体衬底(11)之下形成第二金属层(22)，所述第二金属层(22)用作阳极，
其中所述第一金属层(42)被布置为与所述真空沟槽(19)的上边缘(40)相邻，所述真空沟槽(19)具有使得所述第一金属层(42)保持悬置在所述真空沟槽(19)之上的宽度尺寸。
11.根据权利要求10所述的方法，包括形成由一个或多个导电层(17、94)分离的两个或更多个绝缘层(12、93、95)，从而通过形成绝缘层(12、93、95)和导电层(17、94)的堆叠而将一个导电层布置在两个绝缘层之间，所述真空沟槽(19)形成在绝缘层(12、93、95)和导电层(17、94)的所述堆叠内，所述方法包括形成一个或多个电极以接触所述堆叠的所述导电层(17、94)。
12.根据权利要求11所述的方法，包括：在沉积所述第一金属层(42)之前，在绝缘层(12、93、95)和导电层(17、94)的所述堆叠以及所述真空沟槽(19)之上沉积另外的绝缘层(21)，选择性地去除所述另外的绝缘层(21)，从而所述另外的绝缘层(21)仅被布置在所述真空沟槽(19)的侧壁上。
13.根据权利要求12所述的方法，其中所述另外的绝缘层(21)由氮化硅(Si3N4)制成，并且具有在从50nm至100nm的范围内的厚度。
14.根据权利要求11所述的方法，其中所述导电层(17、94)由多晶硅制成，具有被包括在300nm和500nm之间的厚度以及在从10mΩ·cm至100mΩ·cm的范围内的电阻率。
15.根据权利要求10所述的方法，其中所述真空空间(19)具有在从350nm至550nm的范围内的宽度尺寸。
16.根据权利要求10所述的方法，其中所述真空沟槽(19)的所述真空处于约10-5托的压力。
17.根据权利要求10所述的方法，其中所述第一金属层(42)的沉积步骤在低温下进行，从而沉积的速度在所有方向上并不均匀，但在水平方向上是均匀的，所述沉积步骤提供从所述上边缘(40)形成凸出物，所述凸出物向所述真空沟槽的内部接近，从而保持悬置在所述真空沟槽(19)之上，并且所述凸出物在所述第一金属层(42)的所述沉积步骤接收时将自身联合。
18.根据权利要求10所述的方法，其中所述第一金属层(42)具有至少等于所述真空沟槽(19)的所述宽度尺寸的厚度。
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