CN104205087B - 芯片多处理器中的核心级动态电压和频率调节 - Google Patents

芯片多处理器中的核心级动态电压和频率调节 Download PDF

Info

Publication number
CN104205087B
CN104205087B CN201280071995.XA CN201280071995A CN104205087B CN 104205087 B CN104205087 B CN 104205087B CN 201280071995 A CN201280071995 A CN 201280071995A CN 104205087 B CN104205087 B CN 104205087B
Authority
CN
China
Prior art keywords
processor core
processor
performance
core
reliability information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201280071995.XA
Other languages
English (en)
Other versions
CN104205087A (zh
Inventor
E·克鲁格里克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Empire Technology Development LLC
Original Assignee
Empire Technology Development LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Empire Technology Development LLC filed Critical Empire Technology Development LLC
Publication of CN104205087A publication Critical patent/CN104205087A/zh
Application granted granted Critical
Publication of CN104205087B publication Critical patent/CN104205087B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4405—Initialisation of multiprocessor systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Sources (AREA)
  • Microcomputers (AREA)
  • Hardware Redundancy (AREA)

Abstract

本文中所描述的技术一般地包括与制造具有多个处理器核心的芯片多处理器相关的方法和系统。一个示例方法可以包括：接收与所述多个处理器核心中的每一个相关联的性能或可靠性信息，其中，在所述芯片多处理器的封装之前确定所接收到的性能或可靠性信息；以及存储所接收到的性能或可靠性信息，使得存储的性能或可靠性信息被用来调整所述芯片多处理器的多个处理器核心中的至少一个的操作参数。

Description

芯片多处理器中的核心级动态电压和频率调节
技术领域
本申请涉及芯片多处理器中的核心级动态电压和频率调节。
背景技术
除非在本文中另外指示，否则在此部分中所描述的方式对于本申请中的权利要求而言不是现有技术，并且通过包括在此部分中不被承认是现有技术。
与摩尔定律相一致，能够被可实行地并入集成电路的晶体管的数目每两年近似地翻倍。这个趋势已持续长达半个世纪并且预期继续直到至少2015或2020年为止。然而，简单地将更多晶体管添加到单线程处理器不再产生显著地更快的处理器。替代地，已通过在单个芯片上集成多个处理器核心来创建芯片多处理器并且在芯片多处理器的多个处理器核心之中共享进程达到了提高的系统性能。此外，芯片处理器的多个处理器核心能够共享其它公共系统组件，这可以促进与共同地可以具有相同的处理性能的多个单核心处理器相比在成本上较低的并且在尺寸上较小的系统的制造。
发明内容
依照本公开内容的至少一些实施方式，一般地描述了用于制造具有多个处理器核心的芯片多处理器的方法。本文中所描述的示例方法可以包括接收与多个处理器核心中的每一个相关联的性能或可靠性信息，其中，能够在芯片多处理器的封装之前确定所接收到的性能或可靠性信息。一些描述的方法还可以包括存储所接收到的性能或可靠性信息，使得所接收到的性能或可靠性信息能够被检索和用来调整芯片多处理器的多个处理器核心中的一个或多个处理器核心的一个或多个操作参数。
依照本公开内容的至少一些实施方式，描述了用于管理分配给芯片多处理器中的处理器核心的操作频率和电压的方法。一些示例方法可以包括为待由芯片多处理器完成的任务确定计算要求。基于所确定的计算要求并且基于与处理器核心中的每一个相关联的存储的性能或可靠性信息，能够调整处理器核心中的至少一个处理器核心的一个或多个操作参数。在一些示例中，能够在芯片多处理器的封装之前确定所存储的性能或可靠性信息。
依照本公开内容的至少一些实施方式，描述了能够在单个管芯(die)上形成多处理器的芯片多处理器。例如，能够在管芯上形成第一处理器核心、第二处理器核心以及片上(on-chip)寄存器。片上寄存器能够被构造成存储与第一处理器核心相关联的性能或可靠性信息和与第二处理器核心相关联的性能或可靠性信息。在多处理器的操作期间，能够从片上寄存器中检索所存储的性能或可靠性信息，并且能够调整第一和/或第二处理器核心的各种操作参数。
上述发明内容仅是说明性的，并且不旨在以任何方式为限制性的。除了上面所描述的说明性方面、实施方式以及特征之外，另外的方面、实施方式以及特征通过参照图和以下具体实施方式将变得显而易见。
附图说明
本公开内容的上述和其它特征从结合附图进行的以下描述和所附权利要求将变得更完全显而易见。这些图仅描绘了依照本公开内容的数个实施方式，并且因此，将不被认为限制其范围。将通过使用附图附加具体地并详细地描述本公开内容。
图1示出了芯片多处理器的示例实施方式的框图；
图2示出了处理器核心的示例实施方式的框图；
图3阐述了概括用于制造具有多个处理器核心的芯片多处理器的示例方法的流程图；以及
图4阐述了概括用于管理向芯片多处理器中的处理核心提供的频率和电压的示例方法的流程图；
图5是用于实现用于制造具有多个处理器核心的芯片多处理器的方法的计算机程序产品的说明性实施方式的框图；以及
图6是例示了被布置用于制造具有全部依照本公开内容的至少一些实施方式所布置的多个处理器核心的芯片多处理器的示例计算装置的框图。
具体实施方式
在以下具体描述中，参照形成其一部分的附图。在图中，除非上下文另外指示，否则类似的符号典型地标识类似的组件。在具体实施方式、图以及权利要求中所描述的说明性实施方式不意在为限制性的。在不背离在这里所呈现的主题的精神或范围的情况下，可以利用其它实施方式，并且可以做出其它改变。将容易地理解，像在本文中一般地描述和图中所例示的那样，能够在各式各样的不同构造中布置、取代、组合并且设计本公开内容的方面，所述不同构造中的全部都被显式地设想到并且构成本公开内容的一部分。
半导体芯片制造常常包括摄影和化学处理步骤的序列，在这期间在由半导体材料制成的晶圆(wafer)上逐渐创建电子装置和电路。从晶圆的前段(front-end-of-line)处理到由晶圆形成的芯片的封装的整个制造工艺能够包括数百个工艺步骤，其中的每一个都可以经受一定程度的随机振动。因此，已名义上经历相同处理的芯片甚至从相邻位置形成在相同晶圆上的芯片可以具有变化的性能。相同的设计、工艺以及掩模可以被用于整个晶圆运行，但是在制造工艺末期每个芯片典型地经受长的且复杂的测试以确立什么最大时钟速度(或操作频率)被认为是可靠的，使得芯片能够基于所测量到的最大可靠时钟速度被装箱并且作为不同的产品出售。
当前，芯片多处理器(CMP)的制造商典型地为CMP中的每个处理器核心分配单个最大操作频率，而不管核心计数如何，并且预先设置计时到最大操作频率的CMP管芯。差分电压频率调节(DVFS)即微处理器的操作频率和/或操作电压在操作期间的调整然后能够被用来管理CMP的功率使用以保存功率，减少热产生等。对于具有少量处理器核心的CMP，这样的方法可能是简单的且有效的。然而，对于具有较高核心计数的CMP，所有处理器核心以基本上相同的性能和/或可靠性参数操作的假设能够导致CMP的显著性能损失和/或无用功率使用。这些性能损失可能发生，因为在高核心计数CMP中的大量处理器核心一般地具有最大操作频率和其它性能参数的宽分布。因此，将高核心计数CMP的最大操作频率设置为与CMP中的最低执行处理器核心兼容可以防止大多数处理器核心在它们的最大性能级下使用。采用较高核心计数CMP，最大操作频率的分布可以加宽并且这样的CMP的丢失的潜在性能可以按比例增加。
本文中所公开的实施方式设计用于向包含处理器核心的CMP提供处理器核心的核心级性能或可靠性信息的系统、方法和/或装置。可以在CMP的在封装之前发生的测试(诸如晶圆级测试)期间获得每个处理器核心的核心级性能或可靠性信息。因为这样的预封装测试允许为每个单独处理器核心和每个处理器核心的计算子模块收集具体性能和/或可靠性信息，所以这样的信息可以向CMP的电源管理单元(PMU)传达处理器核心的性能或可靠性的更全面表征。因此，在操作期间PMU可以被构造成根据其唯一特性来管理每个单独处理器核心的操作频率和电压。此外，在一些实施方式中，PUM可以被构造成基于分配给CMP的特定任务的组成来调整单独处理器核心的使用、操作频率和/或操作电压。
图1示出了依照本公开内容的至少一些实施方式所布置的芯片多处理器(CMP)100的示例实施方式的框图。CMP 100是由单个集成电路管芯形成的多核心处理器，所述单个集成电路管芯能够被构造成使用形成在管芯上的多个处理器核心来执行并行处理任务(例如，处理多个线程)。CMP 100可以包括电源管理单元(PMU)110和多个处理器核心140。此外，CMP 100可以被耦合到全局队列120和分配器130。
PMU 110可以作为CMP 100的全局控制器或多核心管理器，并且可以被构造成调整用于多个处理器核心140中的每一个的工作电压和/或频率级。PMU 110可以在组织和操作上与被构造用于CMP的现有PMU基本上类似。在一些实施方式中，PMU 110可以被构造成相对于多个处理器核心140来执行DVFS。因此，PMU 110可以包括多个电压控制装置，每个都被构造成根据需要而独立地调整被施加到处理器核心140中的每一个的操作电压。在一些示例中，PMU 110可以包括DC/DC控制器和多个DC/DC转换器。PMU 110还可以包括时钟源单元或某个其它频率控制装置，其能够被构造成视需要而动态地调整向每个处理器核心140提供的时钟信号。在图1中所例示的实施方式中，PMU 110与CMP 100一起布置在片上并且因此可以是CMP 100的组件。在其它实施方式中，可以相对于CMP 100在片外布置PMU 110。
已开发了能够被PMU 100使用的数个电源管理方法，涵盖各式各样的系统特性，包括：用于DVFS的硬件技术、高级操作系统驱动策略、对预测使用的响应、处理器资源根据活动需求的动态管理、以及任务在芯片多处理器(CMP)环境中到处理器的动态调度。其它方法包括自适应体偏压(ABB)和自适应电源(ASV)实施方式。
根据一些实施方式，可用于这样的电源管理的硬件执行器包括：结电压和频率调节、频率调节以及微架构开关，例如指令取出节流。PMU 110以规则时间间隔查询所有组件的性能、能力以及功率并且描述如何最好地控制每个组件的可用执行器以便遵照给定电源管理策略，例如，固定功率预算。用于通过硬件执行器来实现策略的算法为单个核心而存在，并且多亏单独核心级表征数据(即，性能/可靠性信息145)而能够在这里被用于CMP 100上。适合由PMU 110用于DVFS的这样的实施方式算法的两个示例是MaxBIPS和LinOpt。
MaxBIPS算法假定PMU 110能够单独地针对处理器核心140中的每一个控制的一组离散电源模式(Vdd-频率对)。这样的算法的目标在于在给定功率预算下最大化通过每时间段由处理器核心140中的全部完成的指令的总数所测量到的CMP 100的总体性能。MaxBIPS算法依赖于如下事实：当给定核心从观测窗N中的电源模式A(VddA,频率A)切换至观测窗N+1中的电源模式B(VddB,频率B)时，将来的性能和功率可使用简单公式预测。LinOpt使用线性编程来为CMP中的每个核心查找最好的电压和频率级。预先这些公式已使用可用性能窗的芯片范围估计。根据一些实施方式，可以将这些算法修改成使用诸如在CMP 100上的处理器核心140被封装之前在核心级所收集的、由片上寄存器143(在下面描述)所提供的数据这样的数据。
以每周期指令(IPC)所测量到的在处理器核心140之一上运行的应用的性能取决于应用在做计算上花多少时间与在等待存储器访问上花的时间的关系。特定处理器核心140的频率直接地影响计算速度，但是对与处理器核心140相关联的存储器等待时间有较少影响。因此，与存储器受限应用的性能相比，计算上密集的应用的性能对电压和频率调节更敏感。因此，用于处理器核心140的策略可以与它们正在运行什么任务相关，并且PMU 110可以具有由在架构中诸如计算机操作系统(OS)190或虚拟机管理器的较高层管理器所递送的策略，所述较高层管理器可以使不同的策略与不同的处理器核心140或任务101相关联。
根据一些实施方式，由PMU 110所使用的观测窗可以是变化的。在PM算法在运行时在100μs与500μs之间变化PMU观测窗在试验期间仅具有较少影响，所以能够随着活动核心的数目而改变PMU观测时间。附加地，在一些实施方式中，单个PMU 110能够被用于大CMP100，因为单个PMU能够将多个处理器核心140的观测划分成在不同的时间段所取得的一系列样本。PMU 110可以同时(at once)观测处理器核心140中的全部，或者一次仅观测多个处理器核心140的子组并且在不同时间观测处理器核心的不同子组。根据一些实施方式，CMP100可以包括多个PMU 110，其中的每一个都可以被构造成管理CMP 100的子域。例如，在一个这样的实施方式中，总体上四个PMU 110每个都可以大致地管理CMP 100的四分之一。在这样的实施方式中，多个PMU 110可以与彼此进行通信以合作地管理全局策略，或者，另选地，每个PMU 110可以从诸如虚拟机管理器或OS 190的软件管理器接收针对其子域的策略。
一些控制系统可以发现优化减少数目的控制更容易，在这种情况下，上面所描述的子域系统可以与由与处理器核心140相关的性能/可靠性信息145例如通过一起对具有类似性能/可靠性信息145的处理器核心140进行分组所分组的子域一起使用。在一些实施方式中，这样的分组可以在预封装测试时被定义并且以在这里针对性能/可靠性信息145所描述的方式存储。在其它实施方式中，可以稍后执行这样的分组以便简化管理。分组还可以由分配器130例如通过将一组任务101分配给由性能/可靠性信息145所标识的处理器核心140用来以比其它任务更低的功率运行。
全局队列120可以被构造成接收和存储来自OS 190的传入任务。分配器130是能够被构造成周期性地将全局队列120中的任务101分配给处理器核心140中的每一个的调度程序模块。分配器130的功能可以分布在OS 190与CMP 100之间，但是为了清楚，在图1中被例示为单个元件。在一些实施方式中，片上寄存器143可以位于处理核心140中的每一个中或者以其它方式分别与分配与处理核心140相关联。例如，在一些这样的实施方式中，片上寄存器可以在与处理核心140相同的芯片上，但是物理上不是如图1中所例示的处理核心140的一部分。在其它实施方式中，片外寄存器102(也在图1中示出)可以被布置在CMP 100外部。
图2示出了依照本公开内容的至少一些实施方式所布置的处理器核心140中的一个的示例实施方式的框图。处理器核心140可以包括局部队列141、处理器电路142以及片上寄存器143。局部队列141可以被构造成接收和存储由分配器130分配给核心140的任务101。处理器电路142可以包括能够被构造成执行存储在局部队列141中的任务的处理器核心140的各种计算子模块149。处理器电路142中这样的计算子模块149的示例可以包括移位器、加法器、高速缓存、存储器通信单元、总线处理单元、网络接口、浮点单元、算术单元、特殊运算单元等等。片上寄存器143是能够与处理器核心140相关联的寄存器，其可以被形成为组成处理器核心140的集成电路的一部分。在一些实施方式中，片上寄存器143可以被构造成存储与处理器核心140相关的性能/可靠性信息145，其中所存储的信息145能够被PMU 110检索到或者提供给PMU 110。片上寄存器143可以是寄存器的任何技术上可行的表示，包括只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、熔丝映射、闪速存储器等等。
性能/可靠性信息145可以包括计量数据，该计量数据能够在CMP 100的封装之前(例如，在晶圆级测试工艺期间)在处理器核心140上测量到。因为可以在CMP 100的封装之前在晶圆级或在经切割的芯片上收集性能/可靠性信息145，所以与针对封装管芯相比，更多的测试触点是可用的，在一些示例中多达四倍之多。此外，计算机芯片在封装之前的测试可以在受控温度下并且用复杂的测试信号和测试装置加以执行，并且能够确立集成电路在预定可靠性下的最大时钟频率以及其它性能参数。由于在管芯的封装之前可用的附加的测试触点，可用于这样的测试的集成电路可以包括每个单独处理器核心140和/或每个处理器核心140的计算子模块149中的每一个。因此，在一些实施方式中，性能/可靠性信息145能够包括高度具体的核心级和/或子模块级信息，其能够被利用来使得PMU 110能够在操作期间有效地优化CMP 100的操作频率和/或功率使用。
在一些实施方式中，性能/可靠性信息145可以包括与所关联的处理器核心140的可靠操作相关联的最大操作电压和/或时钟频率值。在一些实施方式中，性能/可靠性信息145可以包括用于处理器核心140中的每一个的平均功率消耗值和/或峰值功率消耗值。在一些实施方式中，性能/可靠性信息145可以进一步包括跨越所关联的处理器核心140的操作范围所测量到的泄漏率和/或其它性能度量。在一些实施方式中，性能/可靠性信息145可以具有用于生成表示感兴趣处理器核心140的特定行为的函数(例如，频率与功率使用的关系)的斜率和截距(intercept)值的形式。另选地，在一些实施方式中，性能/可靠性信息145可以具有多个数据点的形式，所述多个数据点能够被用来跨越感兴趣处理器核心140的操作范围构建表示特定行为的最佳拟合曲线。在这样的实施方式中，数据点可以对应于在封装之前在测试期间所测量到的性能特性。因此，在CMP 100的操作期间，能够向PMU 110提供每个处理器核心140的唯一性能特性，从而在每核心基础上促进每个处理器核心140的最优功率使用和/或频率。
在一些实施方式中，性能/可靠性信息145可以包括针对在处理器核心140中的计算模块149和/或其它子电路中的一个或多个的性能或可靠性信息。具体地，性能/可靠性信息145可以包括针对在处理器核心140中的计算子模块和/或其它子电路中的每一个的功率使用、泄漏电流等，其中这样的信息可以包括跨越处理器核心的操作范围所定义的单独值或函数。以这种方式，能够确定CMP 100中的每个处理器核心140的唯一操作特性，并且PMU100能够基于所述操作特性来改编每个处理器核心140的使用。
例如，在一些实施方式中，为了优化特定任务所需要的功率使用，PMU 110可以被构造成向分配器130提供输入数据，使得能够将任务从全局队列110分配给特定处理器核心140。任务的分配可以基于包含在任务中的执行指令并且基于分配了任务的处理器核心140的唯一操作特性。在这样的实施方式中，性能/可靠性信息145可以包括关于每个处理器核心140中的每个计算子模块149的功率使用的频率斜率值和截距值。能够生成这样的功率使用信息的表(例如，通过PMU 110、OS 190或分配器130)使得任务在被OS 190编译后，能够在由处理器核心的每个计算子模块和子电路所执行的指令的类别中被加权。以这种方式，可以产生有效的度量借此能够估计每个处理器核心140的性能并且经编译的任务能够被分配给被确定为最适合于完成该任务的处理器核心140。在简单的示例中，考虑到具有大量乘法的任务，对于乘法运算具有最低功率使用的处理器核心140将被选择来执行任务。在一些实施方式中，处理器核心的选择可以由PMU 110执行。在其它实施方式中，处理器核心的选择可以由OS 190或分配器130执行。
在操作中，CMP 100可以被构造成经由分配器130从OS 190接收任务101。PMU 110可以被构造成作为CMP 100的全局控制器，使得PMU 110能够有效地设置多个处理器核心140中的每一个的工作电压和频率级。在一些实施方式中，PMU 110可以被构造成从位于每个处理核心140中的片上寄存器143接收性能/可靠性信息145。在其它实施方式中，性能/可靠性信息145可以被存储在单个片外寄存器102中。在这样的实施方式中，性能/可靠性信息145可以被存储在能够被OS 190(例如，在CMP 100的初始启动期间)访问的远程数据库中。例如，远程数据库可以被构造成经由因特网来访问，使得CMP 100或OS 190能够使用与CMP100相关联的唯一标识符代码自动地访问远程数据库，其中性能/可靠性信息145可以被存储在远程数据库中。考虑到隐私担忧，唯一标识符代码可以在性能/可靠性信息145被CMP100接收到之后由OS 190删除或者阻挡。另选地，非唯一代码可以被包括在CMP 100的芯片ID中，所述芯片ID能够被远程数据库用来在算法上再现性能/可靠性信息145。其它手段还可以被用来在正常操作之前向CMP 100提供性能/可靠性信息145。
在其中CMP 100可以被构造用于DVFS的实施方式中，PMU 110可以被动态地构造成动态地变化多个处理器核心140中的每一个的工作电压和/或频率级。尽管在芯片多处理器中的多个核心的DVFS是稍微常规的，但是能够通过本公开内容中所描述的各种实施方式显著地改进DVFS的有效性，因为每核心、每封装测试信息(即，性能/可靠性信息145)可以被采用来为CMP 100中的大多数处理器核心140提供比可以典型地通过常规技术可得到的更宽的可靠操作范围。
注意的是，典型地不能够在CMP 100已被封装之后测量相当于性能/可靠性信息145的信息。虽然能够对封装的CMP使用“疲劳测试”并且通过一次仅一个核心被激活情况下对CMP执行测试而做出一些核心级性能特性的一些间接测量结果和估计，但是这样的结果是比本公开内容中所描述的那些固有地不太准确的。此外，这样的间接测量结果是基本上不准确的，因为它们不确定计算子模块或子电路性能，是费时的，并且固有地合并多个性能参数。因此，这样的常规测量结果不提供比得上通过在封装之前测试CMP所生成的核心级信息的信息。
图3示出了依照本公开内容的至少一些实施方式的概括用于制造具有多个处理器核心的CMP的示例方法300的流程图。方法300可以包括如由块301和/或302中的一个或多个所例示的一个或多个操作、功能或动作。尽管以顺序次序例示了块，但是还可以并行地和/或以与本文中所描述的那些不同的次序执行这些块。并且，各个块可以基于所期望的实施方式被组合成较少的块、划分成附加的块和/或消除。
为了易于描述，在与CMP 100基本上类似的CMP方面对方法300进行描述。技术人员将了解，方法300可以由CMP的其它构造执行并且仍然落入本公开内容的范围内。在方法300的第一操作之前，CMP 100可以被形成在半导体晶圆上并且在封装之前经历测试。
预封装测试可以被利用来产生与包括在CMP 100中的各个处理器核心140中的每一个相关联的性能/可靠性信息145，并且，在一些实施方式中，产生针对每个处理器核心140的计算子模块149和/或其它子电路的性能/可靠性信息145。
方法300的处理可以在操作301“接收核心级性能/可靠性信息”中开始。在块301之后可以跟着块302“存储核心级性能/可靠性信息”。
在操作301中，可以接收与CMP 100中的多个处理器核心140中的每一个相关联的性能/可靠性信息145。注意的是，可以在晶圆级测试或芯片级测试期间在多核心处理器的封装之前生成性能/可靠性信息145。
在操作302中，可以存储性能/可靠性信息145，使得能够在CMP 100的操作期间调整处理器核心140中的至少一个的操作参数。在一些实施方式中，存储性能/可靠性信息145可以包括将该性能或可靠性信息记录到单个片外寄存器102或者到多个片上寄存器143。在其它实施方式中，单个片上寄存器可以被用来存储性能/可靠性信息145。在另外的其它的实施方式中，存储性能/可靠性信息145可以包括将性能/可靠性信息145存储在可由PMU110访问的数据库中，所述性能/可靠性信息145可以在PMU 110的启动时经由OS 190访问。
在一些实施方式中，调整处理器核心140中的至少一个的操作参数可以包括对PMU110进行编程以基于在操作301中预先存储的性能/可靠性信息145来确定CMP100的处理器核心140中的至少一个的额定功率、频率以及操作电压中的一个。例如，PMU 110能够被构造成使用性能/可靠性信息145来优化DVFS过程以用于减少功率使用或者提高处理性能。具体地，当CMP 100被确定为具有轻处理负荷时，PMU 110能够将任务分配给已知为具有较低功率消耗的处理器核心140。在相同的计算性能下的核心对核心功率消耗差已在文献中示出为超过约20％，在PMU 110使适当的性能/可靠性信息145可得到时能够实现的功率节约。类似地，当CMP 100具有重处理负荷时，PMU 110能够将任务导向已知为具有较高计算性能的处理器核心。此外，因为PMU 110具有与每个处理器核心140的性能或可靠性相关的具体信息，所以PMU 110能够在近似峰值频率下操作每个处理器核心140，而不是对于CMP 100在单个标称峰值频率下操作所有处理器核心140。当芯片多处理器设计有大量处理核心时，每个处理核心140在单独地测量到的峰值频率下的操作像本文中所描述的那样能够在CMP 100的总体计算性能方面提供显著改进，例如，多达约100％。
图4示出了依照本公开内容的至少一些实施方式的概括用于管理向芯片多处理器中的处理核心提供的频率和/或电压的示例方法400的流程图。方法400可以包括如由块401、402和/或403中的一个或多个所例示的一个或多个操作、功能或动作。尽管以顺序次序例示了块，但是还可以并行地和/或以与本文中所描述的那些不同的次序执行这些块。并且，多个块可以基于所期望的实施方式被组合成较少的块、划分成另外的块和/或消除。
为了易于描述，在与CMP 100基本上类似的CMP方面对方法400进行描述。考虑到本公开内容，应当了解，方法400可以由CMP的其它构造执行，这落入本公开内容的范围内。在方法400的第一操作之前，可以在CMP 100的预封装测试期间收集与每个处理器核心140相关联的性能/可靠性信息145。
方法400的处理可以在操作401“为任务确定计算要求”中开始。操作401可以继之以操作402“调整处理器核心的操作参数”。操作402可以继之以操作403“选择处理器核心”。
在操作401中，可以确定针对待由CMP 100完成的任务的计算要求。例如，通过分析任务的指令，执行指令可以被确定为低要求任务或高要求任务。在一些实施方式中，能够基于执行指令的组成并且同样基于每个处理器核心140的唯一操作特性来估计每个处理器核心140在执行任务时的性能。在一些实施方式中，可以在步骤401中通过PMU 110并且在其它实施方式中通过OS 190来确定针对指令的计算要求。
在操作402中，可以基于在操作401中所确定的计算要求并且基于与处理器核心中的每一个相关联的存储的性能/可靠性信息145来调整处理器核心140中的一个或多个的操作参数。在一些实施方式中，在操作402中调整的操作参数可以包括优化处理器核心140中的一个或多个的功率使用和/或时钟频率。
在可选操作403中，可以基于性能/可靠性信息145选择一个或多个处理器核心140。然后可以防止所选择的一个或多个处理器核心140执行任务。例如，如果在操作401中确定了执行指令表示低要求任务，则像由性能/可靠性信息145所指示的那样具有高功率使用的处理器核心可以不被用来执行任务中的一些或全部，从而最小化CMP 100的功率使用。
图5是用于实现用于制造具有依照本公开内容的至少一些实施方式所布置的多个处理器核心的CMP的方法的计算机程序产品500的说明性实施方式的框图。计算机程序产品500可以包括信号承载介质504。信号承载介质504可以包括一组或更多组可执行指令502，其当被例如计算装置的处理器执行时，可以至少提供关于图3在上面所描述的功能性。
在一些实施方式中，信号承载介质504可以包含非暂时性计算机可读介质508，诸如但不限于硬盘驱动器、紧致盘(CD)、数字视频盘(DVD)、数字磁带、存储器等。在一些实施方式中，信号承载介质504可以包含可记录介质510，诸如但不限于存储器、读/写(R/W)CD、R/W DVD等。在一些实施方式中，信号承载介质504可以包含通信介质506，诸如但不限于数字和/或模拟通信介质(例如，光纤光缆、波导、有线通信链路、无线通信链路等)。可以在非暂时性计算机可读介质508或另一类似的可记录介质510上记录计算机程序产品500。
图6是例示了根据本公开内容的至少一些实施方式的被布置用于制造具有多个处理器核心的芯片多处理器的示例计算装置600的框图。在非常基本的构造602中，计算装置600典型地包括一个和多个处理器604和系统存储器606。存储器总线608可以被用于在处理器604与系统存储器606之间进行通信。
取决于所期望的构造，处理器604可以具有任何类型，包括但不限于微处理器(μP)、微控制器(μC)、数字信号处理器(DSP)或其任何组合。处理器604可以包括一级或更多级缓存(诸如第一级高速缓存610和第二级高速缓存612)、处理器核心614以及寄存器616。示例处理器核心614可以包括算术逻辑单元(ALU)、浮点单元(FPU)、数字信号处理核心(DSP核心)或其任何组合。示例存储器控制器618还可以与处理器604一起使用，或者在实施方式中，存储器控制器618可以是处理器604的内部部分。
取决于所期望的构造，系统存储器606可以具有任何类型，包括但不限于易失性存储器(诸如RAM)、非易失性存储器(诸如ROM、闪速存储器等)或其任何组合。系统存储器606可以包括操作系统620、一个或多个应用622以及程序数据624。应用622可以包括被布置成管理分配给芯片多处理器中的处理器核心的操作频率和电压的算法626，如关于图3的方法300和/或图4的方法400所描述的。程序数据624可以包括像在本文中所描述的那样可以用于用数据监控算法626操作的性能/可靠性数据628。在一些实施方式中，应用622可以被布置成在操作系统620上对程序数据624进行操作。这个描述的基本构造602在图6中由内部虚线内的那些组件例示。
计算装置600可以具有附加的特征或功能性以及附加的接口以促进基本构造602及任何需要的装置与接口之间的通信。例如，总线/接口控制器640可以被用来经由存储接口总线641促进基本构造602与一个或多个数据存储装置650之间的通信。数据存储装置650可以是可拆卸存储装置651、不可拆卸存储装置652或其组合。可拆卸存储和不可拆卸存储装置的示例包括诸如柔性盘驱动器和硬盘驱动器(HDD)的磁盘装置、诸如紧致盘(CD)驱动器或数字通用盘(DVD)驱动器的光盘驱动器、固态驱动器(SSD)以及磁带驱动器等等。示例计算机存储介质可以包括以任何方法或技术实现以用于存储信息的易失性和非易失性、可拆卸和不可拆卸介质，所述信息诸如计算机可读指令、数据结构、程序模块或其它数据。
系统存储器606、可拆卸存储装置651以及不可拆卸存储装置652是计算机存储介质的示例。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪速存储器或其它存储器技术、CD-ROM、数字通用盘(DVD)或其它光学存储装置、磁盒、磁带、磁盘存储装置或其它磁存储装置，或可以被用来存储所期望的信息并且可以被计算机600访问的任何其它介质。任何这样的计算机存储介质可以是计算装置600的一部分。
计算装置600还可以包括接口总线660以用于经由总线/接口控制器640促进从各种接口装置(例如，输出装置642、外围接口670以及通信装置680)到基本构造602的通信。示例输出装置660包括图形处理单元661和音频处理单元662，其可以被构造成经由一个或多个AV端口663与诸如显示器或扬声器的各种外部装置进行通信。示例外围接口670包括串行接口控制器671或并行接口控制器672，其可以被构造成经由一个或多个I/O端口673与诸如输入装置(例如，键盘、鼠标、笔、语音输入装置、触摸输入装置等)或其它外围装置(例如，打印机、扫描器等)的外部装置进行通信。示例通信装置680包括网络控制器681，其可以被布置成经由一个或多个通信端口682通过网络通信链路来促进与一个或多个其它计算装置690的通信，所述网络通信链路诸如但不限于光纤、长期演进(LTE)、3G、WiMax。
网络通信链路可以是通信介质的一个示例。通信介质可以典型地由计算机可读指令、数据结构、程序模块或其它数据具体化在诸如载波的已调制数据信号或其它传输机制中，并且包括任何信息传送介质。“已调制数据信号”可以是使其特性中的一个或多个以如用来将信息编码在信号中这样的方式设置或者改变的信号。通过示例而非限制，通信介质包括诸如有线网络或直接有线连接的有线介质，以及诸如声学、射频(RF)、微波、红外线(IR)的无线介质和其它无线介质。如本文中所使用的术语计算机可读介质可以包括存储介质和通信介质两者。
计算装置600可以被实现为小形状因素便携式(或移动)电子装置的一部分，所述电子装置诸如手机、个人数据助理(PDA)、个人媒体播放机装置、无线web观看装置、个人头戴式耳机装置、专用装置，或包括上述功能中的任一个的混合装置。计算装置600还可以被实现为包括膝上型计算机和非膝上型计算机构造两者的个人计算机。
总之，本公开内容的实施方式提供了用于将向包含处理器核心的CMP提供处理器核心的核心级性能或可靠性信息的系统和方法。核心级性能或可靠性信息到多核心管理进程中的并入可以允许CMP的多核心管理器对于每个核心使用更宽的操作范围。这可以增强高要求任务的总体处理能力并且降低低要求任务的总体能力使用。此外，注意的是，可以在没有对现有芯片设计或工艺的改变的情况下做出这些改进。
在系统的方面的硬件和软件实施方式之间存在很少不同；硬件或软件的使用一般地是(但不总是，因为在特定上下文中硬件与软件之间的选择能够变得有效)表示成本与效率权衡的关系的设计选择。存在本文中所描述的过程和/或系统和/或其它技术能够通过其而被实现的各种工具(例如，硬件、软件和/或固件)，并且优选工具将随着过程和/或系统和/或其它技术被部署在其中的上下文而变化。例如，如果实施者确定速度和准确性是最高的，则实施者可以选择主要硬件和/或固件工具；如果灵活性是最高的，则实施者可以选择主要软件实施方式；或者，又再次另选地，实施者可以选择硬件、软件和/或固件的某种组合。
前面的具体描述已经由框图、流程图和/或示例阐述了装置和/或过程的各种实施方式。在这样的框图、流程图和/或示例包含一个或多个功能和/或操作的范围内，本领域内的技术人员将理解，这样的框图、流程图或示例能够由各式各样的硬件、软件、固件或实际上其任何组合个别地和/或共同地实现。在一个实施方式中，本文中所描述的主题的数个部分可以经由专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)或其它集成格式来实现。然而，本领域的技术人员将认识到，本文中所公开的实施方式的一些方面总体上或部分地能够被同样地实现在集成电路中、作为在一个或多个计算机上运行的一个或多个计算机程序(例如，作为在一个或多个计算机系统上运行的一个或多个程序)、作为在一个或多个处理器上运行的一个或多个程序(例如，作为在一个或多个微处理器上运行的一个或多个程序)、作为固件或作为实际上其任何组合，并且设计电路和/或为软件和/或固件写代码将也在考虑到本公开的本领域的技术人员内。此外，本领域的技术人员将了解，本文中所描述的主题的机制能够被以各种形式作为程序产品分布，并且本文中所描述的主题的说明性实施方式适用，而不管用来实际上执行分布的信号承载介质的特定类型如何。信号承载介质的示例包括但不限于下列的：诸如柔性盘、硬盘驱动器、紧致盘(CD)、数字通用盘(DVD)、数字磁带、计算机存储器等的可记录型介质；以及诸如数字和/或模拟通信介质(例如，光纤光缆、波导、有线通信链路、无线通信链路等)的传输型介质。
本领域的技术人员将认识到，在本领域内通常以本文中所阐述的方式来描述装置和/或过程，并且其后使用工程实践来将这样描述的装置和/或过程集成到数据处理系统中。也就是说，本文中所描述的装置和/或过程的至少一部分能够经由合理数量的试验被集成到数据处理系统中。本领域的技术人员将认识到，典型的数据处理系统一般地包括系统单元外壳、视频显示装置、诸如易失性和非易失性存储器的存储器、诸如微处理器和数字信号处理器的处理器、诸如操作系统、驱动程序、图形用户接口的计算实体以及应用程序、一个或多个交互装置(诸如触摸板或屏幕)和/或控制系统中的一个或多个，所述控制系统包括反馈回路和控制电机(例如，用于感测位置和/或速度的反馈；用于移动和/或调整组件和/或量的控制电机)。典型的数据处理系统可以利用任何适合的商业上可得到的组件来实现，所述组件诸如典型地在数据计算/通信和/或网络计算/通信系统中找到的那些。
本文中描述的主题有时例示了包含在不同的其它组件内或与不同的其它组件连接的不同组件。应当理解，这样描绘的架构仅仅是示例性的，并且实际上能够实现完成相同的功能性的许多其它架构。在概念意义上，实现相同的功能性的组件的任何布置被有效地“关联”使得所期望的功能性被完成。从而，在本文中组合来完成特定功能性的任何两个组件能够被视为与彼此“相关联”使得所期望的功能性被完成，而不管架构或中间组件如何。同样地，如此关联的任何两个组件还能够被视为被“在操作上连接”或“在操作上耦合”到彼此以完成所期望的功能性，并且能够被如此关联的任何两个组件还能够被视为“在操作上可耦合”到彼此以完成所期望的功能性。在操作上可耦合的特定示例包括但不限于物理上可配对的和/或物理上进行交互的组件和/或无线地可交互的和/或无线地进行交互的组件和/或逻辑上进行交互的和/或逻辑上可交互的组件。
关于大体上任何复数和/或单数术语在本文中的使用，像适于上下文和/或应用那样本领域的技术人员能够从复数向单数和/或从单数向复数转化。为了清楚起见，可以在本文中明确地阐述各种单数/复数置换。
本领域内的技术人员将理解，一般而言，在本文中以及尤其在所附权利要求(例如，所附权利要求的正文)中所使用的术语一般地意为“开放式”术语(例如，术语“包括有”应该被解释为“包括有但不限于”，术语“具有”应该被解释为“至少具有”，术语“包括”应该被解释为“包括但不限于”等)。本领域内的技术人员将进一步理解，如果特定数目的引入的权利要求引用是预定的，则这样的意图将被显式地记载在该权利要求中，并且在缺少这样的引用情况下不存在这样的意图。例如，作为对理解的帮助，以下所附权利要求可以包含介绍性短语“至少一个”和“一个或多个”的使用以便引入权利要求引用。然而，即便当相同的权利要求包括介绍性短语“一个或多个”或“至少一个”和诸如“一”或“一个”的不定冠词时(例如，“一”和/或“一个”应该典型地被解释成意指“至少一个”或“一个或多个”)，这样的短语的使用不应该被解释成暗示权利要求引用通过不定冠词“一”或“一个”的引入将包含这样引入的权利要求应用的任何特定权利要求限制于包含仅一个这样的引用的发明；相同情况适用于用来引入权利要求引用的限定冠词的使用。此外，即使特定数目的引入的权利要求引用被显式地记载，本领域的技术人员也将认识到，这样的引用典型地应该被解释成至少意指所记载的数目(例如，“两个引用”的仅有引用，而没有其它修改者，典型地意指至少两个引用或两个或更多个引用)。此外，在其中使用了类似于“A、B以及C等中的至少一个”的约定的那些实例中，一般而言这样的构造在本领域的技术人员将理解该约定的意义上被打算(例如，“具有A、B以及C中的至少一个的系统”将包括但不限于只有A、只有B、只有C、A和B一起、A和C一起、B和C共同和/或A、B以及C一起等的系统)。在其中使用了类似于“A、B以及C等中的至少一个”的约定的那些实例中，一般而言这样的构造在本领域的技术人员将理解该约定的意义上被打算(例如，“具有A、B以及C中的至少一个的系统”将包括但不限于只有A、只有B、只有C、A和B一起、A和C一起、B和C共同和/或A、B以及C一起等的系统)。本领域内的技术人员将进一步理解，实际上任何转折词和/或短语呈现两个或更多替代术语，无论在本描述、权利要求还是附图中，应该被理解成设想到包括术语中的一个、术语中的任何一个或两个术语的可能性。例如，短语“A或B”将被理解成包括“A”或“B”或“A和B”的可能性。
虽然已经在本文中公开了各种方面和实施方式，但是其它方面和实施方式对于本领域的技术人员而言将是显而易见的。本文中所公开的各种方面和实施方式用于例示的目的并且不旨在为限制性的，其中真实范围和精神由随附权利要求指示。

Claims (18)

1.一种制造具有多个处理器核心的芯片多处理器的方法，所述方法包括以下步骤：
接收与所述多个处理器核心中的每一个处理器核心相关联的性能或可靠性信息，其中，在所述芯片多处理器的封装之前，通过测试所述多个处理器核心中的每一个处理器核心的至少一个计算子模块来确定所接收到的性能或可靠性信息；以及
存储所接收到的性能或可靠性信息，使得所存储的性能或可靠性信息被用来调整所述芯片多处理器的所述多个处理器核心中的至少一个处理器核心的操作参数，其中，与所述多个处理器核心中的每一个处理器核心相关联的所述性能或可靠性信息包括所述多个处理器核心中的每一个处理器核心的所述至少一个计算子模块的频率与功率使用信息的关系。
2.根据权利要求1所述的方法，其中，调整所述多个处理器核心中的所述至少一个处理器核心的所述操作参数包括对与所述芯片多处理器相关联的电源管理单元进行编程以基于所存储的性能或可靠性信息来优化所述至少一个处理器核心的功率使用或时钟频率。
3.根据权利要求2所述的方法，其中，优化所述至少一个处理器核心的功率使用和时钟频率中的一个包括基于与所述至少一个处理器核心相关联的所存储的性能或可靠性信息将任务分配给所述至少一个处理器核心。
4.根据权利要求1所述的方法，其中，所述操作参数包括由电源管理单元向所述多个处理器核心中的所述至少一个处理器核心提供的电压或频率。
5.根据权利要求1所述的方法，其中，所述至少一个计算子模块包括移位器、加法器、高速缓存、总线处理单元、网络接口、浮点单元、算术单元或特殊运算单元。
6.根据权利要求1所述的方法，其中，所述至少一个计算子模块的所述频率与功率信息的关系包括关于所述至少一个计算子模块的功率使用的频率斜率和截距。
7.根据权利要求1所述的方法，其中，存储所接收到的性能或可靠性信息包括将所述性能或可靠性信息记录到所述芯片多处理器的片上寄存器。
8.根据权利要求1所述的方法，其中，存储所接收到的性能或可靠性信息包括将所述性能或可靠性信息存储在可由与所述芯片多处理器相关联的电源管理单元访问的数据库中。
9.根据权利要求1所述的方法，其中，存储所接收到的性能或可靠性信息包括将关于所述至少一个处理器核心的所接收到的性能或可靠性信息存储在所述至少一个处理器核心上。
10.根据权利要求1所述的方法，其中，调整所述多个处理器核心中的所述至少一个处理器核心的所述操作参数包括基于所接收到的性能或可靠性信息来确定所述至少一个处理器核心的额定功率、频率以及操作电压中的一个。
11.根据权利要求10所述的方法，其中，所述额定功率包括所述至少一个处理器核心的平均功率消耗和峰值功率消耗中的一个。
12.一种管理向芯片多处理器中的处理器核心提供的频率和电压的方法，所述方法包括以下步骤：
为待由所述芯片多处理器完成的任务确定计算要求，所述计算要求是基于所述任务的组成的；以及
基于所确定的计算要求并且基于与所述处理器核心中的每一个处理器核心相关联的所存储的性能或可靠性信息，调整所述芯片多处理器的所述处理器核心中的至少一个处理器核心的操作参数，其中，与所述处理器核心中的每一个处理器核心相关联的所存储的性能或可靠性信息：
在所述芯片多处理器的封装之前，通过测试所述处理器核心中的每一个处理器核心的至少一个计算子模块来确定，并且
包括所述处理器核心中的每一个处理器核心的所述至少一个计算子模块的频率与功率使用信息的关系。
13.根据权利要求12所述的方法，其中，调整所述处理器核心中的所述至少一个处理器核心的所述操作参数包括基于所存储的性能或可靠性信息来优化所述至少一个处理器核心的功率使用或时钟频率。
14.根据权利要求13所述的方法，其中，优化所述至少一个处理器核心的功率使用和时钟频率中的一个包括基于与所述处理器核心中的所述至少一个处理器核心相关联的所存储的性能或可靠性信息将任务分配给所述至少一个处理器核心。
15.根据权利要求12所述的方法，其中，所存储的性能或可靠性信息被设置在所述芯片多处理器的片上寄存器中。
16.根据权利要求12所述的方法，所述方法还包括：
基于与所述处理器核心相关联的所存储的性能或可靠性信息，从所述芯片多处理器中的所述处理器核心选择处理器核心；以及
防止所述处理器核心执行所述任务，其中，在所述芯片多处理器的封装之前确定所存储的性能或可靠性信息。
17.一种芯片多处理器，所述芯片多处理器被形成在单个管芯上，所述芯片多处理器包括：
形成在所述管芯上的第一处理器核心；
形成在所述管芯上的第二处理器核心；以及
片上寄存器，所述片上寄存器被形成在所述管芯上并且被配置有与所述第一处理器核心相关联的性能或可靠性信息和与所述第二处理器核心相关联的性能或可靠性信息，
其中，在所述芯片多处理器的封装之前确定所述性能或可靠性信息，并且所述性能或可靠性信息被用来调整所述芯片多处理器的所述第一处理器核心和所述第二处理器核心中的至少一个处理器核心的操作参数，
其中，与所述第一处理器核心相关联的所述性能或可靠性信息包括所述第一处理器核心的至少一个计算子模块的频率与功率使用信息的关系，在所述芯片多处理器被封装之前，通过测试所述第一处理器核心的所述至少一个计算子模块来确定与所述第一处理器核心相关联的所述性能或可靠性信息，并且与所述第二处理器核心相关联的所述性能或可靠性信息包括所述第二处理器核心的至少一个计算子模块的频率与功率使用信息的关系，在所述芯片多处理器被封装之前，通过测试所述第二处理器核心的所述至少一个计算子模块来确定与所述第二处理器核心相关联的所述性能或可靠性信息。
18.根据权利要求17所述的芯片多处理器，其中，所述片上寄存器包括设置在所述第一处理器核心中的寄存器和设置在所述第二处理器核心中的寄存器。
CN201280071995.XA 2012-02-04 2012-02-04 芯片多处理器中的核心级动态电压和频率调节 Expired - Fee Related CN104205087B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2012/023896 WO2013115829A2 (en) 2012-02-04 2012-02-04 Core-level dynamic voltage and frequency scaling in a chip multiprocessor

Publications (2)

Publication Number Publication Date
CN104205087A CN104205087A (zh) 2014-12-10
CN104205087B true CN104205087B (zh) 2018-01-16

Family

ID=48903967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280071995.XA Expired - Fee Related CN104205087B (zh) 2012-02-04 2012-02-04 芯片多处理器中的核心级动态电压和频率调节

Country Status (5)

Country Link
US (1) US9619240B2 (zh)
KR (1) KR101655137B1 (zh)
CN (1) CN104205087B (zh)
TW (1) TWI497410B (zh)
WO (1) WO2013115829A2 (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9003218B2 (en) 2012-05-21 2015-04-07 International Business Machines Corporation Power shifting in multicore platforms by varying SMT levels
US9075556B2 (en) * 2012-12-21 2015-07-07 Intel Corporation Controlling configurable peak performance limits of a processor
US9513688B2 (en) 2013-03-16 2016-12-06 Intel Corporation Measurement of performance scalability in a microprocessor
WO2015005909A1 (en) 2013-07-09 2015-01-15 Empire Technology Development Llc Differential voltage and frequency scaling (dvfs) switch reduction
CN106164810B (zh) * 2014-04-04 2019-09-03 英派尔科技开发有限公司 使用基于电压的功能的性能变化的指令优化
US9785481B2 (en) * 2014-07-24 2017-10-10 Qualcomm Innovation Center, Inc. Power aware task scheduling on multi-processor systems
JP6308092B2 (ja) * 2014-10-06 2018-04-11 株式会社デンソー 電子制御装置
US9977699B2 (en) 2014-11-17 2018-05-22 Mediatek, Inc. Energy efficient multi-cluster system and its operations
US10031573B2 (en) * 2014-11-17 2018-07-24 Mediatek, Inc. Energy efficiency strategy for interrupt handling in a multi-cluster system
KR101665794B1 (ko) * 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
WO2016114771A1 (en) * 2015-01-14 2016-07-21 Hewlett Packard Enterprise Development Lp Reduced core count system configuration
EP3062142B1 (en) 2015-02-26 2018-10-03 Nokia Technologies OY Apparatus for a near-eye display
US20170023997A1 (en) * 2015-07-20 2017-01-26 Mediatek Inc. Dynamic switching of voltage regulators in a multiprocessor system
US9996138B2 (en) * 2015-09-04 2018-06-12 Mediatek Inc. Electronic system and related clock managing method
JP6631374B2 (ja) * 2016-04-13 2020-01-15 富士通株式会社 情報処理装置、動作状況収集プログラム及び動作状況収集方法
EP3539063A1 (en) * 2016-12-15 2019-09-18 Siemens Aktiengesellschaft Configuration and parameterization of energy control system
US10650552B2 (en) 2016-12-29 2020-05-12 Magic Leap, Inc. Systems and methods for augmented reality
EP4300160A3 (en) 2016-12-30 2024-05-29 Magic Leap, Inc. Polychromatic light out-coupling apparatus, near-eye displays comprising the same, and method of out-coupling polychromatic light
CN106843815B (zh) * 2017-01-18 2019-02-19 电子科技大学 片上多处理器系统多线程同时运行的优化方法
US10649518B2 (en) * 2017-01-26 2020-05-12 Ati Technologies Ulc Adaptive power control loop
US10551901B2 (en) * 2017-07-01 2020-02-04 Microsoft Technology Licensing, Llc Core frequency management using effective utilization for power-efficient performance
US10578870B2 (en) 2017-07-26 2020-03-03 Magic Leap, Inc. Exit pupil expander
KR102539044B1 (ko) * 2017-10-30 2023-06-01 삼성전자주식회사 시스템 온 칩의 구동 방법, 이를 수행하는 시스템 온 칩 및 이를 포함하는 전자 시스템
KR102596429B1 (ko) 2017-12-10 2023-10-30 매직 립, 인코포레이티드 광학 도파관들 상의 반사―방지 코팅들
KR102442921B1 (ko) 2017-12-11 2022-09-13 삼성전자주식회사 디지털 시그널 프로세서(dsp)의 태스크 관리 효율을 높일 수 있는 전자 장치
EP3729172A4 (en) 2017-12-20 2021-02-24 Magic Leap, Inc. INSERT FOR AUGMENTED REALITY VIEWING DEVICE
CN112136152A (zh) 2018-03-15 2020-12-25 奇跃公司 由观看设备的部件变形导致的图像校正
JP7319303B2 (ja) 2018-05-31 2023-08-01 マジック リープ， インコーポレイテッド レーダ頭部姿勢位置特定
US11579441B2 (en) 2018-07-02 2023-02-14 Magic Leap, Inc. Pixel intensity modulation using modifying gain values
WO2020010226A1 (en) 2018-07-03 2020-01-09 Magic Leap, Inc. Systems and methods for virtual and augmented reality
US11856479B2 (en) 2018-07-03 2023-12-26 Magic Leap, Inc. Systems and methods for virtual and augmented reality along a route with markers
US11598651B2 (en) 2018-07-24 2023-03-07 Magic Leap, Inc. Temperature dependent calibration of movement detection devices
US11624929B2 (en) 2018-07-24 2023-04-11 Magic Leap, Inc. Viewing device with dust seal integration
EP3831058A4 (en) 2018-08-02 2022-04-20 Magic Leap, Inc. VIEWING SYSTEM WITH PUPILE DISTANCE COMPENSATION BASED ON HEAD MOVEMENT
US10795458B2 (en) 2018-08-03 2020-10-06 Magic Leap, Inc. Unfused pose-based drift correction of a fused pose of a totem in a user interaction system
CN117111304A (zh) 2018-11-16 2023-11-24 奇跃公司 用于保持图像清晰度的图像尺寸触发的澄清
JP2022519292A (ja) * 2019-02-06 2022-03-22 マジック リープ， インコーポレイテッド 複数のプロセッサによって発生される総熱を限定するための標的意図ベースのクロック速度の決定および調節
JP2022523852A (ja) 2019-03-12 2022-04-26 マジック リープ， インコーポレイテッド 第１および第２の拡張現実ビューア間でのローカルコンテンツの位置合わせ
CN114127837A (zh) 2019-05-01 2022-03-01 奇跃公司 内容提供系统和方法
CN114174895A (zh) 2019-07-26 2022-03-11 奇跃公司 用于增强现实的系统和方法
KR20210016707A (ko) * 2019-08-05 2021-02-17 삼성전자주식회사 성능효율을 바탕으로 한 스케줄링 방법, 스케줄링 장치 및 컴퓨터 판독가능 저장 매체
WO2021097323A1 (en) 2019-11-15 2021-05-20 Magic Leap, Inc. A viewing system for use in a surgical environment
US11886224B2 (en) * 2020-06-26 2024-01-30 Advanced Micro Devices, Inc. Core selection based on usage policy and core constraints
US11755100B2 (en) * 2021-03-18 2023-09-12 Dell Products L.P. Power/workload management system
US20230098742A1 (en) * 2021-09-30 2023-03-30 Advanced Micro Devices, Inc. Processor Power Management Utilizing Dedicated DMA Engines
TWI789064B (zh) * 2021-10-20 2023-01-01 鯨鏈科技股份有限公司 基於晶圓堆疊架構的計算機系統

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1313559A (zh) * 2000-03-09 2001-09-19 国际商业机器公司 在数据处理系统中基于处理器使用情况的电源管理
CN1573656A (zh) * 2003-05-27 2005-02-02 日本电气株式会社 并行处理系统中的电源管理系统及电源管理程序
CN1659516A (zh) * 2002-06-13 2005-08-24 英特尔公司 用于多处理器系统的加权处理器选择设备和方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7941675B2 (en) * 2002-12-31 2011-05-10 Burr James B Adaptive power control
US7953990B2 (en) * 2002-12-31 2011-05-31 Stewart Thomas E Adaptive power control based on post package characterization of integrated circuits
EP1555595A3 (en) 2004-01-13 2011-11-23 LG Electronics, Inc. Apparatus for controlling power of processor having a plurality of cores and control method of the same
KR101108397B1 (ko) 2005-06-10 2012-01-30 엘지전자 주식회사 멀티-코어 프로세서의 전원 제어 장치 및 방법
US20070226795A1 (en) 2006-02-09 2007-09-27 Texas Instruments Incorporated Virtual cores and hardware-supported hypervisor integrated circuits, systems, methods and processes of manufacture
US7420378B2 (en) * 2006-07-11 2008-09-02 International Business Machines Corporation Power grid structure to optimize performance of a multiple core processor
US7890298B2 (en) * 2008-06-12 2011-02-15 Oracle America, Inc. Managing the performance of a computer system
CN102171627A (zh) * 2008-10-03 2011-08-31 悉尼大学 对在异构计算系统中执行的应用的调度
US8639855B2 (en) * 2008-10-20 2014-01-28 International Business Machines Corporation Information collection and storage for single core chips to 'N core chips
US8407528B2 (en) * 2009-06-30 2013-03-26 Texas Instruments Incorporated Circuits, systems, apparatus and processes for monitoring activity in multi-processing systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1313559A (zh) * 2000-03-09 2001-09-19 国际商业机器公司 在数据处理系统中基于处理器使用情况的电源管理
CN1659516A (zh) * 2002-06-13 2005-08-24 英特尔公司 用于多处理器系统的加权处理器选择设备和方法
CN1573656A (zh) * 2003-05-27 2005-02-02 日本电气株式会社 并行处理系统中的电源管理系统及电源管理程序

Also Published As

Publication number Publication date
US20130205126A1 (en) 2013-08-08
US9619240B2 (en) 2017-04-11
TWI497410B (zh) 2015-08-21
CN104205087A (zh) 2014-12-10
TW201403464A (zh) 2014-01-16
WO2013115829A3 (en) 2014-04-17
KR20140122745A (ko) 2014-10-20
WO2013115829A2 (en) 2013-08-08
KR101655137B1 (ko) 2016-09-07

Similar Documents

Publication Publication Date Title
CN104205087B (zh) 芯片多处理器中的核心级动态电压和频率调节
Terpstra et al. Collecting performance data with PAPI-C
Wang et al. OPTiC: Optimizing collaborative CPU–GPU computing on mobile devices with thermal constraints
JP2018500673A (ja) ホリスティックグローバルなパフォーマンス及び電力管理
US8826203B2 (en) Automating current-aware integrated circuit and package design and optimization
CN106662909A (zh) 操作系统中的启发式处理器电力管理
Constantin et al. TamaRISC-CS: An ultra-low-power application-specific processor for compressed sensing
Noureddine et al. Unit testing of energy consumption of software libraries
US9268609B2 (en) Application thread to cache assignment
Rapp et al. Power-and cache-aware task mapping with dynamic power budgeting for many-cores
CN104035747B (zh) 用于并行计算的方法和装置
AU2021291706B2 (en) Power-performance based system management
Tiwari et al. Predicting optimal power allocation for cpu and dram domains
Patki et al. Performance optimality or reproducibility: That is the question
Altaf et al. LogCA: a performance model for hardware accelerators
Heguerte et al. How to estimate carbon footprint when training deep learning models? A guide and review
Boiński et al. Optimization of data assignment for parallel processing in a hybrid heterogeneous environment using integer linear programming
Garibotti et al. Exploiting memory allocations in clusterised many‐core architectures
Nilakantan et al. Metrics for early-stage modeling of many-accelerator architectures
Al-Hayanni et al. Speedup and parallelization models for energy-efficient many-core systems using performance counters
Tasoulas et al. Kernel-based resource allocation for improving GPU throughput while minimizing the activity divergence of SMs
TW201019134A (en) Delegated virtualization in a multi-core processor (MCP)
Delgado et al. Performance prediction of weather forecasting software on multicore systems
Patnaik et al. Prowatch: A proactive cross-layer workload-aware temperature management framework for low-power chip multi-processors
Varghese et al. Performance and energy analysis of scientific workloads executing on LPSoCs

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180116

Termination date: 20210204

CF01 Termination of patent right due to non-payment of annual fee