CN104183513A - 一种半导体器件的检测方法 - Google Patents

Abstract

本发明涉及一种半导体器件的检测方法，所述方法包括以下步骤：制备半导体器件版图；选用光学临近修正方法对所述半导体器件版图复制得到掩膜版，并进行修正；对所述掩膜版进行模拟并预测掩膜版中缺陷点的位置；根据所述模拟的结果制备检测版图，并将所述检测版图置于所述掩膜版上，对所述缺陷点位置进行检测。在本发明为了克服现有技术中查找缺陷点耗费时间长，效率低下的问题，本发明所述方法能够更加准确、快速的查找到故障点。

Description

一种半导体器件的检测方法

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的检测方法。

背景技术

集成电路制造技术是一个复杂的工艺，技术更新很快。表征集成电路制造技术的一个关键参数为最小特征尺寸，即关键尺寸（critical dimension，CD），随着半导体技术的不断发展器件的关键尺寸越来越小，正是由于关键尺寸的减小才使得每个芯片上设置百万个器件成为可能。

光刻技术是集成电路制造工艺发展的驱动力，也是最为复杂的技术之一。相对与其它单个制造技术来说，光刻技术的提高对集成电路的发展具有重要意义。在光刻工艺开始之前，首先需要将图案通过特定设备复制到掩膜版上，然后通过光刻设备产生特定波长的光将掩膜版上的图案结构复制到生产芯片的硅片上。但是由于半导体器件尺寸的缩小，在将图案转移到硅片的过程中会发生失真现象，如果不消除这种失真现象会导致整个制造技术的失败。因此，为了解决所述问题可以对所述掩膜版进行光学临近修正（Optical ProximityCorrection,OPC），所述OPC方法即为对所述光刻掩膜版进行光刻前预处理，进行预先修改，使得修改补偿的量正好能够补偿曝光系统造成的光学邻近效应。

随着半导体器件尺寸的不断缩小，所述器件的逻辑区故障排除（Logicarea debug）变得更加困难，因为故障区域或者具有缺陷的地方很难找到，目前逻辑区故障排除（Logic area debug）流程如图1所示，首先将所述设计后的版图输入，执行OPC程序，查找关键层（critical layer）的缺陷点（weak point），包括有源区（AA）、接触孔（CT）、通孔（VIA）等，然后对所述掩膜版进行修正，以得到最佳的蚀刻条件，在该过程中需要版图设计者的帮助才能完成，需要在人工的帮助下在蚀刻窗口中查找到缺陷点（weak point），这样一来不仅大量的浪费了人力，而且由于需要版图设计者的帮助，需要耗费的大量的时间，生产效率降低，成本提高。

因此，随着半导体尺寸的不断缩小，在完成版图设计之后如何更加有效地查找到设计版图中的缺陷点成为关键，需要对现有方法进行改进，提高生产效率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种半导体器件的检测方法，所述方法包括以下步骤：

制备半导体器件版图；

选用光学临近修正（OPC）方法对所述半导体器件版图复制得到掩膜版，并进行修正；

对所述掩膜版进行模拟并预测掩膜版中缺陷点的位置；

根据所述模拟的结果制备检测版图，并将所述检测版图置于所述掩膜版上，对所述缺陷点位置进行检测。

作为优选，所述模拟方法为光尺检测方法。

作为优选，所述模拟方法为：

通过改变模拟过程中的能量和聚焦对掩膜版中的每个图形中形成4个虚拟点，所述虚拟的点位于图形的四个角落，通过所述虚拟点确定所述图形的形状，实现图形的模拟。

作为优选，所述缺陷点检测包括金属颈的检测、金属桥连的检测、孔的缺失的检测、金属通孔覆盖区域的检测。

作为优选，所述孔的缺失包括接触孔和通孔的缺失。

作为优选，所述金属通孔覆盖区域包括接触孔的覆盖区域。

作为优选，所述金属颈的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用检测结构将若干重复单元中的金属颈相连接，形成蛇形弯曲；

检测所述蛇形弯曲中的电阻，查找缺陷点。

作为优选，所述金属桥连的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用梳状检测结构将若干重复单元中的金属桥连相连接，形成梳状对梳状的结构；

检测所述蛇形弯曲中的电流或者击穿电压，查找缺陷点。

作为优选，所述孔的缺失的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用开尔文的检测结构将若干重复单元中的孔的缺失相连接；

测量电阻，根据电阻进而查找缺陷点。

作为优选，所述金属通孔覆盖区域的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用开尔文的检测结构将若干重复单元中的金属通孔覆盖区域相连接；

测量电阻，根据电阻进而查找缺陷点。

作为优选，选用晶圆可接受测试方法对所述缺陷点位置进行检测。

作为优选，通过晶圆可接受测试方法得到的电学参数和电路探测中的数据进行关联，进一步确定缺陷点位置。

在本发明为了克服现有技术中查找缺陷点耗费时间长，效率低下的问题，首先获得半导体器件版图，然后选用OPC方法对所述版图复制得到掩膜版，并进行修正，然后进行模拟，得到模拟掩膜版并且预测模拟掩膜版中缺陷点的位置，根据所述模拟掩膜版制备检测版图，并将所述测试版图置于所述掩膜版上，对所述缺陷点位置进行检测，通过对所述缺陷点位置的电学性能参数进行分析、对比，更加准确、快速的查找到故障点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为现有技术中半导体器件的版图检测方法流程示意图；

图2为本发明一实施例中半导体器件的版图检测方法流程示意图；

图3为本发明一实施例中半导体器件的版图的金属颈的检测示意图；

图4本发明一实施例中半导体器件的版图的金属桥连的检测示意图；

图5本发明一实施例中半导体器件的版图的孔缺失的检测示意图；

图6本发明一实施例中半导体器件的版图的金属通孔覆盖区域的检测示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

为了解决现有技术中对半导体器件的版图检测需要人工帮助，浪费大量时间以及效率低下的问题，本发明提供了一种新的版图检测方法，所述方法包括：

首先获得半导体器件版图；

选用OPC方法对所述版图复制得到掩膜版，并进行修正，然后进行模拟，得到模拟掩膜版并且预测模拟掩膜版中缺陷点的位置；

根据所述模拟掩膜版制备检测版图，并将所述测试版图置于所述掩膜版上，对所述缺陷点位置进行检测。

下面结合图1-6对本发明所述方法作进一步的说明：

参照图1，在本发明的一具体实施方式中，首先获得将半导体器件版图中的电路图样的母版，图案通过特定设备复制到掩膜版上，通常在该步骤中一般选用GDS系统。

然后执行OPC程序，将GDS系统中所述版图中的电路图样的母版图案通过特定设备复制到掩膜版上，然后通过光刻设备产生特定波长的光将掩膜版上的图案结构复制到生产芯片的硅片上。但是由于半导体器件尺寸的缩小，在将图案转移到硅片的过程中会发生失真现象，如果不消除这种失真现象会导致整个制造技术的失败。因此，为了解决所述问题可以对所述掩膜版进行光学临近修正（Optical Proximity Correction,OPC），所述OPC方法即为对所述光刻掩膜版进行光刻前预处理，进行预先修改，使得修改补偿的量正好能够补偿曝光系统造成的光学邻近效应。

具体地，首先要制备掩膜版，光刻掩膜版实际上是光刻工艺中光致抗蚀剂（俗称光刻胶，也称光阻）层的“印相底片”，其上印制了原始集成电路设计版图的几何图形。也就是说，从原始集成电路设计版图到晶圆片上电路图形的形成，中间需要经过制版环节，也即需要制作一套其上印制着原始集成电路设计版图图案的光刻掩膜版作为“印相底片”。光刻工艺就是将该“印相底片”上的几何图形转印到晶圆片上，形成晶圆片上的电路图形。

光刻掩膜版的制版过程如下：首先，在平整光洁的玻璃（或石英）基版上通过直流磁控溅射沉积感光材料氮化铬-氮氧化铬从而形成铬膜基版；然后，在该铬膜基版上均匀涂敷一层光致抗蚀剂或电子束抗蚀剂制成匀胶铬版，该匀胶铬版即为光掩膜基板，其是制作微缩几何图形的理想感光性空白板；最后，通过光刻制版工艺在光掩膜基版上印制由原始集成电路设计版图转化而来的微缩几何图形，从而完成光刻掩膜版的制版工序。

由于器件尺寸的缩小，为了提高分辨率，需要对制备得到的掩膜版进行光学临近修正（Optical Proximity Correction,OPC），所述OPC方法即为对所述光刻掩膜版进行光刻前预处理，进行预先修改，使得修改补偿的量正好能够补偿曝光系统造成的光学邻近效应。

在该步骤中对所述掩膜版进行模拟，获得模拟光刻图案校验OPC后掩膜数据。具体地，通过对改变所述能量和聚焦（Energy/Focus）对版图中的每个图形形成4个虚拟点（Nominal），所述虚拟的点位于图形的四个角落，通过所述虚拟的点确定所述图形的形状，从而实现图形的模拟。

在本发明的一具体实施方式中为了提高模拟的精度，所述能量的变化为3%以内，所述聚焦的变化在40um以内，通过该方法得到模图形，然后将所述模拟图形形成在检测窗口中。

需要说明的是，所述模拟是在对所述掩膜版进行修整后进行的，掩膜形状生成之后，使用校准曝光模型进行最终模拟以形成光刻图像轮廓。使用类似用于设计尺检查(DRC)的检查方法校验此轮廓，以进行最小宽度区域（箍缩）和最小空间区域（桥接）以及附加层专用的检查，例如连线末端的内缩、接触范围、或次解析度辅助图形(SRAF)光刻。

在本发明的一具体实施方式中，选用光尺检测（ORC）方法对修正后的掩膜版进行模拟，所述ORC中需要有一个精确模型以预测低于特定阈值的故障。对于所述模拟，通过生产设计数据库完成OPC修正后再进行ORC，使用同样校准的OPC模型模拟最终掩膜形状，然后进行检查以寻找CD宽度错误、CD空间错误、以及箍缩和桥接错误等。检查是现场进行的，以确认OPC修正得到足够优化以防止次正常晶圆CD因为工艺变化而出现故障，或是导致设计字样不符合特定级别及技术节点的CD均匀性要求。在该模拟过程中同时对版图中的缺陷点（weak point，亦称为热点，hotspot）进行分析和预测，找到可能的缺陷点位置，以缩小后续查找范围，提高效率。在该模拟过程中可以预测四种类型的缺陷点，其中包括金属颈（metalnecking）例如相连图案中之间的电路线较细或者断裂；金属桥连（metalbirdge），例如相连图案的桥接；孔的缺失（hole missing），例如接触孔和通孔的缺失，金属通孔覆盖区域（metal-via coverage area）例如，金属接触孔等，但是并不局限于该四种类型的缺陷点，但是由于所述四种类型为常见、频发缺陷点，因此在本发明的实施例中以所述四种类型作为代表进行说明，但是需要说明的是本发明所述方法还可以应用于其他类型缺陷点的检测。

在该步骤中不仅实现对所述掩膜版的模拟同时对版图中可能的缺陷点进行了预测，但是现有方法中只能通过人工的方法挑选可能的缺陷点进行检测，不可能实现对所有缺陷点的一一检测，不仅需要耗费大量的时间，而且也会破坏所述版图电路，为了解决该问题，在本发明中在完成对所述掩膜版模拟后根据获得的模拟数据制备检测版图，将所述模拟版图进行复制得到实际的检测版图，然后将所述版图用于后续的检测。

根据模拟数据制备检测版图的方法可以选用本领域常用的方法，并不局限于某一种，在此不再赘述。

在获得检测版图后将所述检测版图置于所述掩膜版上，选用所述检测版图对所述半导体器件的版图进行检测，通过测定所述检测版图的各种电学性能，对所述版图进行分析和监控。

具体地，将所述检测版图置于所述掩膜版上，根据OPC步骤中预测得的缺陷点的位置进行检测，不仅可以对所述器件制备过程中的曝光情况进行监测，而且还可以对检测中发生的偏移进行检测，通过所述检测得到电学性能参数，根据电学性能参数结合晶圆中电路探测（circuit probe，CP）结果进行分析，以便进一步缩小缺陷点位置或者区域，同时建立数据库，用于OPC的运行，对器件制备风险机进行检测、评价以及调整。

具体地，在本发明的一种实施方式中，可以选用晶圆可接受测试（waferacceptance test，WAT）方法或者电路探测（circuit probe，CP）方法对所述晶圆进行测试，可以选用上述方法中的任一种，但所述两种方法各有侧重。

其中所述晶圆可接受测试（wafer acceptance test，WAT）方法是在晶圆切割和封装之前检测的步骤，以避免出现由于晶圆前期生产中的差错而使晶粒无法正常工作的情况，所述晶圆可接受测试（wafer acceptance test，WAT）方法中为了避免对晶粒造成的破坏，通常在制作晶粒时，在每个晶粒和晶粒的空隙上，也就是切割道上，制作测试结构（test key），晶圆可接受测试（waferacceptance test，WAT）方法通过对所述测试结构的测试，从而推断晶粒是否完好，通常所述WAT参数保罗对元件进行电性能测量所得到的数据，例如连结性测试、阈值电压、漏极饱和电流等。

在本发明中也可以选用电路探测（circuit probe，CP）方法进行测试，所述电路探测（circuit probe，CP）方法更加侧重良率的测试，例如针对每个晶粒中某些特定的功能性测试，例如电路探测（circuit probe，CP）方法对于每个晶粒进行一连串的功能通过（pass）/失败（fail）测试，例如开/短路测试、扫描测试等，其更加侧重晶粒良率的测试。

作为优选，在本发明中优选晶圆可接受测试（wafer acceptance test，WAT）方法对所述晶圆进行测试，在测试过程中，每一个芯片的电性能力和电路机能都被检测到。晶圆测试也就是芯片测试（die sort）或晶圆电测（wafer sort）。

作为优选，在所述WAT中优选探针卡对所述晶圆进行测试，所述晶圆卡中包括探针座、探针（probe），当然还包含其他常规器件，本领域技术人员可以根据需要和精度进行选择，在此不再赘述。

在测试时，晶圆被固定在真空吸力的卡盘上，并与很薄的探针电测器对准，刺穿所述绝缘层，同时探针与芯片的每一个焊盘（金属层）相接触。电测器在电源的驱动下测试电路并记录下结果。测试的数量、顺序和类型由计算机程序控制。测试机是自动化的，所以在探针电测器与第一片晶圆对准后的测试工作无须操作员的辅助，在该过程中可以选用人工对准。

下面结合图3-6对四种不同类型的缺陷点检测方法作详细的说明：

首先，不管哪种类型的缺陷点检测，都需要对所述微小的电路重复单元进行排列以形成微阵列（Snap mini-array），如图3所示，所述检测针对金属颈（metal necking）进行的检测，在本发明的一实施例中所述微小的电路重复单元在Y轴方向上的距离为0.1um以上，在X轴方向上每个重复单元为50um，该数值仅仅是示例性的，并不局限该范围，本领域技术人员可以根据实际工艺条件进行设置，所述检测结构连接所述相连单元中金属颈（metal necking），例如通过检测结构中检测针11和所述检测链10将所述检测版图中的金属颈（metal necking）连接在一起，在所述Y轴方向上形成蛇形弯曲状（serpentine）的检测图案，通过检测版图由中金属颈（metal necking）组成的蛇形弯曲中的电学性能参数，例如电阻，根据测量得到的电阻值判断所述金属颈（metalnecking）是否发生断线，进而找到发生故障的位置。

作为优选，在该检测过程中在Y轴方向上包含的微小电路单元的数目并不局限于某一数值，可以由大到小，没有故障则检测完成，若发生故障，则由大到小进行排除，所述金属桥连（metal bridge）的检测方法类似。

下面参照图4，对所述金属桥连（metal bridge）的检测进行分析，对所述微小的电路重复单元进行排列以形成微阵列（Snap mini-array），如图4所示，所述检测针对金属桥连（metal bridge）进行的检测，在本发明的一实施例中所述微小的电路重复单元在Y轴方向上的距离为0.1um以上，在X轴方向上每个重复单元为50um，该数值仅仅是示例性的，并不局限该范围，本领域技术人员可以根据实际工艺条件进行设置，所述检测针20在相邻的电路重复单元上形成梳状对梳状（comb to comb）的结构，所述梳状检测针的梳齿相互交错，通过所述梳状检测针检测金属桥连（metal bridge）的电学性能，例如电流泄露或者击穿电压（Breakdown Voltage，Vbd），通过电学性能参数进行分析，查找发生缺陷的位置。

参照图5，在改图中对所述孔的缺失（hole missing），例如接触孔和通孔的缺失进行检测，在该结构中测试电路的电阻，在本发明的一具体实施方式中选用开尔文测试结构（Kevin structure），在该测试方法中可以选用原始版图（original gds）中的上下金属（upper/down metal），通过测试电阻查找发生缺陷的位置。

参照图6，在改图中对所述金属通孔覆盖区域（metal-via coverage area），例如金属接触孔进行检测，在该结构中测试电路的电阻，在本发明的一具体实施方式中选用开尔文测试结构（Kevin structure），在该测试方法中可以选用原始版图（original gds）中的上下金属（upper/down metal），通过测试电阻查找发生缺陷的位置。

需要说明的是，上述版图以及检测结构都是示例性的，所述检测方法也可以包含多种，例如WAT和CP同时进行，通过对比每种测试结果中的电学性能参数，以便更加准确、快速的查找到故障点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的检测方法，所述方法包括以下步骤：

制备半导体器件版图；

选用光学临近修正方法对所述半导体器件版图复制得到掩膜版，并进行修正；对所述掩膜版进行模拟并预测掩膜版中缺陷点的位置；

根据所述模拟的结果制备检测版图，并将所述检测版图置于所述掩膜版上，对所述缺陷点位置进行检测。

2.根据权利要求1所述的方法，其特征在于，所述模拟方法为：

通过改变模拟过程中的能量和聚焦对掩膜版中的每个图形中形成4个虚拟点，所述虚拟的点位于图形的四个角落，通过所述虚拟点确定所述图形的形状，实现图形的模拟。

3.根据权利要求1所述的方法，其特征在于，所述缺陷点检测包括金属颈的检测、金属桥连的检测、孔的缺失的检测、金属通孔覆盖区域的检测。

4.根据权利要求3所述的方法，其特征在于，所述孔的缺失包括接触孔和通孔的缺失，所述金属通孔覆盖区域包括接触孔的覆盖区域。

5.根据权利要求3所述的方法，其特征在于，所述金属颈的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用检测结构将若干重复单元中的金属颈相连接，形成蛇形弯曲；

检测所述蛇形弯曲中的电阻，查找缺陷点。

6.根据权利要求3所述的方法，其特征在于，所述金属桥连的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用梳状检测结构将若干重复单元中的金属桥连相连接，形成梳状对梳状的结构；

检测所述蛇形弯曲中的电流或者击穿电压，查找缺陷点。

7.根据权利要求3所述的方法，其特征在于，所述孔的缺失的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用开尔文的检测结构将若干重复单元中的孔的缺失相连接；

测量电阻，根据电阻进而查找缺陷点。

8.根据权利要求3所述的方法，其特征在于，所述金属通孔覆盖区域的检测包括以下步骤：

将所述版图中的重复单元排列成矩阵；

选用开尔文的检测结构将若干重复单元中的金属通孔覆盖区域相连接；

测量电阻，根据电阻进而查找缺陷点。

9.根据权利要求1所述的方法，其特征在于，选用晶圆可接受测试方法对所述缺陷点位置进行检测。

10.根据权利要求9所述的方法，其特征在于，通过晶圆可接受测试方法得到的电学参数和电路探测中的数据进行关联，进一步确定缺陷点位置。