CN104156337A - 一种外围元件的选择电路 - Google Patents

Abstract

本发明提供一种外围元件的选择电路，至少包括：控制信号产生电路，连接于所述控制信号产生电路，用于产生串行信号的串行信号产生电路、以及连接于所述串行信号产生电路，用于控制外围元件的若干个片选电路。本发明的外围元件的选择电路利用串行信号实现处理器外围元件的片选，可以用较少的管脚实现多个外围元件的片选；在外围元件较多且距离处理器较远时，片选信号线占用的电路板的面积相对较小。本发明的外围元件的选择电路解决了处理器管脚有限的问题，避免片选信号占用过多管脚；同时减少片选信号线在电路板上占用的面积，节约电路板面积，节约成本，利于嵌入式系统的集成。

Description

一种外围元件的选择电路

技术领域

本发明涉及嵌入式系统领域，特别是涉及一种外围元件的选择电路。

背景技术

中央处理器(CPU，Central Processing Unit)是一块超大规模的集成电路，是一台计算机的运算核心和控制核心。主要包括运算器(ALU，Arithmetic and Logic Unit)和控制器(CU，Control Unit)两大部件。此外，还包括若干个寄存器和高速缓冲存储器及实现它们之间联系的数据、控制及状态的总线。中央处理器与内部存储器和输入/输出设备合称为电子计算机三大核心部件，没有内部存储器和基本输入输出，中央处理器是无法单独运行的。所以中央处理器必须与其外围元件(内部存储器、输入/输出设备)连接一起构成计算机硬件系统。

中央处理器的外围元件并不是同时使用的，例如内部存储器包括多个存储模块，而中央处理器存储数据时仅是对某个存储模块中的某个存储单元进行，因此只需选中需要进行存储的模块即可，其余模块处于等待状态，可有效节省能源。

目前，处理器对外围元件的片选多采用一个片选信号控制一个元件的方式。如图1所示为现有技术中处理器对外围元件片选的电路1，处理器11的片选管脚CS1～CSn分别连接至n个元件12以控制各元件的片选。在元件12数量比较多的时候，这种连接方式就会带来以下两个问题：1、处理器11的管脚有限，片选信号越多，其占用的管脚数量也多，也就会影响其他信号的输出；2、元件12越多，片选信号越多，用于传输这些片选信号的信号线越多、越长，这些信号线将占用较大的电路板面积，造成电路板资源的浪费，也不利于嵌入式系统的集成。

因此，如何寻找一种新的处理器外围元件的片选方案，用较少的管脚实现多个外围元件的片选；同时，在外围元件较多且距离处理器较远时，占用的电路板的面积相对较小；已成为本领域的技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种外围元件的选择电路，用于解决现有技术中处理器输出一个片选信号控制一个外围元件，导致要求较多的片选信号端口，以及处理器与外围元件之间的连接线占用较大电路板面积的问题。

为实现上述目的及其他相关目的，本发明提供一种外围元件的选择电路，所述外围元件的选择电路至少包括：

控制信号产生电路，串行信号产生电路、以及用于控制外围元件的若干个片选电路；

所述控制信号产生电路输出各外围元件的控制信号；

所述串行信号产生电路连接于所述控制信号产生电路，用于将所述控制信号产生电路输出的控制信号串行输出；

各片选电路连接于所述串行信号产生电路，用于对所述串行信号产生电路输出的串行信号进行处理，产生各外围元件的片选信号。

优选地，所述控制信号产生电路为处理器。

更优选地，所述片选电路的时钟信号由所述处理器产生。

优选地，所述串行信号产生电路可以通过所述控制信号产生电路的内部电路实现，也可以通过所述控制信号产生电路的外部电路实现。

优选地，所述片选电路包括串并转换器及连接于所述串并转换器的译码器，所述串并转换器将所述串行信号产生电路输出的串行信号转换为并行信号输出，所述译码器对所述串并转换器输出的并行信号进行译码后输出所述片选信号。

更优选地，所述串并转换器为移位寄存器。

更优选地，所述译码器由非门、或非门、与门以及触发器构成。

优选地，所述片选电路及所述外围元件的数量各不少于3个。

如上所述，本发明的外围元件的选择电路，具有以下有益效果：

本发明的外围元件的选择电路利用串行信号实现处理器外围元件的片选，可以用较少的管脚实现多个外围元件的片选；在外围元件较多且距离处理器较远时，片选信号线占用的电路板的面积相对较小。本发明的外围元件的选择电路解决了处理器管脚有限的问题，避免片选信号占用过多管脚；同时减少片选信号线在电路板上占用的面积，节约电路板面积，节约成本，利于嵌入式系统的集成。

附图说明

图1显示为现有技术中的处理器对外围元件片选的电路示意图。

图2显示为本发明的外围元件的选择电路原理示意图。

图3显示为本发明的外围元件的选择电路实施例示意图。

图4显示为本发明的外围元件的选择电路中片选电路的具体实施例示意图。

图5显示为本发明的外围元件的选择电路中的译码器的波形示意图。

元件标号说明

1      处理器对外围元件片选的电路

11     处理器

12     元件

2      外围元件的选择电路

21     控制信号产生电路

211    处理器

22     串行信号产生电路

231    第一片选电路

2311   第一串并转换器

2312   第一译码器

2312a  第一非门

2312b  第二非门

2312c  第三非门

2312d  第四非门

2312e  第五非门

2312f  第六非门

2312g  第一或非门

2312h  第二或非门

2312i  第三或非门

2312j  第四或非门

2312k  第一与门

2312l  第二与门

2312m  J-K触发器

232    第二片选电路

2321   第二串并转换器

2322   第二译码器

233    第三片选电路

2331   第三串并转换器

2332   第三译码器

241         第一外围元件

242         第二外围元件

243         第三外围元件

CS1～CSn    片选管脚

sig         串行信号

clk         时钟信号

ctrl        控制信号

q1～q8      串并转换器输出的并行信号

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2～图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图2所示为本发明提供的外围元件的选择电路原理图，所述外围元件的选择电路2包括：控制信号产生电路21，串行信号产生电路22、以及用于控制外围元件的若干个片选电路。

所述控制信号产生电路21输出各外围元件的控制信号。

所述串行信号产生电路22连接于所述控制信号产生电路21，用于将所述控制信号产生电路21输出的控制信号串行输出。

各片选电路连接于所述串行信号产生电路22，用于对所述串行信号产生电路22输出的串行信号进行处理，产生各外围元件的片选信号。

各外围元件分别连接于各片选电路，分别接受各片选电路输出的片选信号，当所述片选信号有效时，对应的外围元件工作，当所述片选信号无效时，对应的外围元件不工作。

本发明的外围元件的选择电路利用串行信号实现处理器外围元件的片选，可以用较少的管脚实现多个外围元件的片选；同时，片选信号线占用的电路板的面积相对较小。

具体地，如图3所示，本发明提供一种外围元件的选择电路2，所述外围元件的选择电路2至少包括控制信号产生电路21，串行信号产生电路22、以及用于控制外围元件的若干个片选电路。

如图3所示，在本实施例中，所述控制信号产生电路21为处理器211。所述处理器211的串行信号输出端输出的信号即为控制各外围元件的串行信号sig，所述处理器211还产生时钟信号clk及控制信号ctrl，用于控制各片选电路。

所述串行信号产生电路22可以通过所述控制信号产生电路21的内部电路实现，也可以通过所述控制信号产生电路21的外部电路实现。如图3所示，所述串行信号产生电路22通过所述处理器211的内部电路实现，这样可有效利用所述处理器211内部的器件，进一步提高电路板的利用率，提高集成度。

所述片选电路及所述外围元件的数量各不少于3个，如图3所示，在本实施例中，所述片选电路的数量为3个，分别为第一片选电路231、第二片选电路232及第三片选电路233，连接于所述处理器211；所述外围元件的数量为3个，分别为第一外围元件241、第二外围元件242及第三外围元件243；各片选电路与各外围元件一一对应，所述第一外围元件241连接于所述第一片选电路231、所述第二外围元件242连接于所述第二片选电路232、所述第三外围元件243连接于所述第三片选电路233。

所述片选电路包括串并转换器及连接于所述串并转换器的译码器。如图3所示，在本实施例中，所述第一片选电路231包括第一串并转换器2311及连接于所述第一串并转换器2311的第一译码器2312，所述第一串并转换器2311将所述串行信号产生电路22输出的串行信号转换为并行信号输出，所述第一译码器2312对所述第一串并转换器2311输出的并行信号按照编码规则进行译码后输出所述片选信号给所述第一外围元件241，以控制所述第一外围元件241选中或禁止选中。同样地，所述第二片选电路232包括第二串并转换器2321及连接于所述第二串并转换器2321的第二译码器2322；所述第三片选电路233包括第三串并转换器2331及连接于所述第三串并转换器2331的第三译码器2332。

更具体地，如图4所示，在本实施例中，所述第一片选电路231包括第一串并转换器2311及第一译码器2312。所述第一串并转换器2311为移位寄存器，受所述时钟信号clk及所述控制信号ctrl的控制，将串行的8位串行信号sig通过移位寄存器后输出8位并行信号给所述第一译码器2312。所述第一译码器2312由非门、或非门、与门以及触发器构成，非门、或非门、与门根据一定的逻辑关系连接后连接至触发器。如图4所示，在本实施例中，第一或非门2312g的第二输入端及第四输入端分别连接第一非门2312a及第二非门2312b，所述第二或非门2312h的第二输入端及第四输入端分别连接第三非门2312c及第四非门2312d，第一与门2312k分别连接所述第一或非门2312g及所述第二或非门2312h的输出端，并将输出信号连接于J-K触发器2312m的J端；第三或非门2312i的第二输入端及连接第五非门2312e，第四或非门2312j的第二输入端及连接第六非门2312f，第二与门2312l分别连接所述第三或非门2312i及所述第四或非门2312j的输出端，并将输出信号连接于所述J-K触发器2312m的k端；所述J-K触发器2312m受所述处理器211输出的时钟信号clk及控制信号ctrl的控制，最终将8位并行信号转换成片选信号从所述J-K触发器2312m的Q端输出。

如图4所示，在本实施例中，仅以所述第一片选电路为例，其他片选电路结构类似，在此不一一赘述。

各外围元件分别连接于各片选电路，分别接受各片选电路输出的片选信号，当所述片选信号有效时，对应的外围元件工作，当所述片选信号无效时，对应的外围元件不工作。在本实施例中，片选信号跳变为低电平时选中外围元件，片选信号跳变为高电平时禁止选中。

工作原理如下：

系统启动后，所述处理器211先进行初始化工作：将所述控制信号ctrl置低，相应地使所述移位寄存器及所述J-K触发器2312m的输出为低。随后将所述控制信号ctrl置高，并发送所述串行信号sig，根据所述串行信号sig实现所述第一外围元件241的选中或解除选中。在本实施例中，当所述串行信号sig为10101010时，所述译码器输出信号为高，所述第一外围元件241禁止选中；当所述串行信号sig为00100010时，所述译码器输出信号为低，所述第一外围元件241选中。

如图5所示，在1.13ms处，所述处理器211发送串行信号10101010，经过8个所述时钟信号clk的上升沿后，所述移位寄存器将所述串行信号sig转换成并行信号从所述移位寄存器的q8～q1端输出。如图4所示，q8～q1输出的并行信号一路经过所述第一非门2312a、所述第二非门2312b、所述第三非门2312c及所述第四非门2312d后分别输出至所述第一或非门2312g及所述第二或非门2312h的输入端，所述第一或非门2312g及所述第二或非门2312h的输入信号全低，则由或非门的性质可知，所述第一或非门2312g及所述第二或非门2312h的输出信号均为高，所述第一与门2312k的输入信号全高，则所述第一与门2312k输出高信号给所述J-K触发器2312m的J端；同理，q8～q1输出的并行信号另一路经过所述第五非门2312e及所述第六非门2312f后分别输出至所述第三或非门2312i及所述第四或非门2312j的输入端，所述第三或非门2312i及所述第四或非门2312j的输入信号不全低，则由或非门的性质可知，所述第三或非门2312i及所述第四或非门2312j的输出信号均为低，所述第二与门2312l的输入信号全低，则所述第二与门2312l低信号将输出至所述J-K触发器2312M的K端；如图5所示，当所述J-K触发器2312m的J端为高，K端为低时，输出的第一片选信号为高信号，所述第一外围元件241禁止选中。

如图5所示，在2.83ms处，所述处理器211发送串行信号00100010，经过8个所述时钟信号clk的上升沿后，所述移位寄存器将所述串行信号sig转换成并行信号从所述移位寄存器的q8～q1端输出。如图4所示，q8～q1输出的并行信号一路经过所述第一非门2312a、所述第二非门2312b、所述第三非门2312c及所述第四非门2312d后分别输出至所述第一或非门2312g及所述第二或非门2312h的输入端，所述第一或非门2312g及所述第二或非门2312h的输入信号不全低，则由或非门的性质可知，所述第一或非门2312g及所述第二或非门2312h的输出信号均为低，所述第一与门2312k的输入信号全低，则所述第一与门2312k将低信号输出至所述J-K触发器2312m的J端；同理，q8～q1输出的并行信号另一路经过所述第五非门2312e及所述第六非门2312f后分别输出至所述第三或非门2312i及所述第四或非门2312j的输入端，所述第三或非门2312i及所述第四或非门2312j的输入信号全低，则由或非门的性质可知，所述第三或非门2312i及所述第四或非门2312j的输出信号均为高，所述第二与门2312l的输入信号全高，则所述第二与门2312l输出高信号给所述J-K触发器2312m的K端；如图5所示，当所述J-K触发器2312m的J端为低，K端为高时，输出第一片选信号为低信号，所述第一外围元件241选中。

当所述处理器211发送其他串行信号sig时，所述J-K触发器2312m的J端和K端都为低电平，其输出保持不变。

本发明的外围元件的选择电路利用串行信号实现处理器外围元件的片选，可以用较少的管脚实现多个外围元件的片选；在外围元件较多且距离处理器较远时，片选信号线占用的电路板的面积相对较小。如图2所示，在本实施例中，通过1个管脚连接1根信号线实现3个外围元件的片选，而传统片选方式则需要3个管脚连接3根信号线实现3个外围元件的片选，本发明的外围元件的选择电路有效减少2个管脚的使用，同时减少2根信号线的排布，外围元件的数量越多，本发明的外围元件的选择电路的优势也就越大。本发明的外围元件的选择电路解决了处理器管脚有限的问题，避免片选信号占用过多管脚；同时减少片选信号线在电路板上占用的面积，节约电路板面积，节约成本，利于嵌入式系统的集成。

综上所述，本发明提供一种外围元件的选择电路，所述外围元件的选择电路至少包括：控制信号产生电路，串行信号产生电路、多个片选电路以及多个外围元件；所述控制信号产生电路输出各外围元件的控制信号；所述串行信号产生电路连接于所述控制信号产生电路，用于将所述控制信号产生电路输出的控制信号串行输出；各片选电路连接于所述串行信号产生电路，用于对所述串行信号产生电路输出的串行信号进行处理，产生各外围元件的片选信号；各外围元件分别连接于各片选电路，分别接受各片选电路输出的片选信号，当所述片选信号有效时，对应的外围元件工作，当所述片选信号无效时，对应的外围元件不工作。本发明的外围元件的选择电路利用串行信号实现处理器外围元件的片选，可以用较少的管脚实现多个外围元件的片选；在外围元件较多且距离处理器较远时，片选信号线占用的电路板的面积相对较小。本发明的外围元件的选择电路解决了处理器管脚有限的问题，避免片选信号占用过多管脚；同时减少片选信号线在电路板上占用的面积，节约电路板面积，节约成本，利于嵌入式系统的集成。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种外围元件的选择电路，其特征在于，所述外围元件的选择电路至少包括：

控制信号产生电路，串行信号产生电路、以及用于控制外围元件的若干个片选电路；

所述控制信号产生电路输出各外围元件的控制信号；

所述串行信号产生电路连接于所述控制信号产生电路，用于将所述控制信号产生电路输出的控制信号串行输出；

各片选电路连接于所述串行信号产生电路，用于对所述串行信号产生电路输出的串行信号进行处理，产生各外围元件的片选信号。

2.根据权利要求1所述的外围元件的选择电路，其特征在于：所述控制信号产生电路为处理器。

3.根据权利要求2所述的外围元件的选择电路，其特征在于：所述片选电路的时钟信号由所述处理器产生。

4.根据权利要求1所述的外围元件的选择电路，其特征在于：所述串行信号产生电路可以通过所述控制信号产生电路的内部电路实现，也可以通过所述控制信号产生电路的外部电路实现。

5.根据权利要求1所述的外围元件的选择电路，其特征在于：所述片选电路包括串并转换器及连接于所述串并转换器的译码器，所述串并转换器将所述串行信号产生电路输出的串行信号转换为并行信号输出，所述译码器对所述串并转换器输出的并行信号进行译码后输出所述片选信号。

6.根据权利要求5所述的外围元件的选择电路，其特征在于：所述串并转换器为移位寄存器。

7.根据权利要求5所述的外围元件的选择电路，其特征在于：所述译码器由非门、或非门、与门以及触发器构成。

8.根据权利要求1所述的外围元件的选择电路，其特征在于：所述片选电路及所述外围元件的数量各不少于3个。