CN104124966A - 一种产生线性调频信号的直接频率合成方法 - Google Patents

Abstract

本发明提出了一种产生线性调频信号的直接频率合成方法，基于一小数分频逻辑电路和一程序处理器，包括以下步骤：设置目标本振调频相关参数；在程序处理器中进行小数分频比迭代运算；通过迭代计算获取拟合样本数据并计算多项式拟合系数；每一次修改目标本振调谐相关参数，程序处理器均进行一次迭代及拟合系数运算，并将起始小数分频比数据、步进控制时钟周期数、非线性修正系数送入小数分频逻辑电路；在启动调谐后的每一个步进时钟周期数内，小数分频逻辑电路由目标本振时钟信号驱动，小数分频比运算逻辑根据非线性修正系数和记录的当前步进次数计算出步进后的小数分频比数据，当满足步进条件时送至小数分频调制逻辑中。

Description

一种产生线性调频信号的直接频率合成方法

技术领域

本发明涉及频率合成技术领域，特别涉及一种产生线性调频信号的直接频率合成方法。

背景技术

大量采用小数分频锁相环频率合成本振的工程应用中，存在对本振频率关于时间微步进线性调谐的需求，传统实现锁相环目标本振频率关于时间小数分频线性调谐的方案有两种：方案一是对目标本振信号进行小数分频反馈，与固定频率参考信号直接鉴相；方案二是增加一个独立的小数分频锁相环，通过对该锁相环VCO信号进行小数分频反馈，与固定频率参考信号鉴相，再将小数分频锁相VCO信号或其整数分频信号作为目标本振锁相环的鉴相参考信号。

两种方案，目标本振频率与小数分频比之间均为线性关系，小数分频比匀速等步进量变化即可实现目标本振频率关于时间的线性调谐。

采用目标本振频率与小数分频比之间为线性关系的频率合成技术，方案一的优点是锁相环为单环结构，设计简单故成本低，缺点是反馈环小数分频会恶化目标本振的相位噪声性能；方案二的优点是目标本振信号相位噪声性能可以得到分段优化，缺点是硬件电路复杂，成本高。

通过去除方案二中的小数分频锁相环电路，直接对其固定频率参考信号进行小数分频，将分频输出信号用作目标本振锁相环的鉴相参考信号，即可简化多环结构锁相环电路设计，又能够保持较好的本振相位噪声性能。但由于目标本振频率与小数分频比之间为倒数关系，传统的本振等间隔步进调谐设计思想在工程上实现复杂，且容易产生调制，恶化本振合成性能。

发明内容

为解决上述传统实现锁相环目标本振频率关于时间小数分频线性调谐的方案的缺点，本发明提供了一种产生线性调频信号的直接频率合成方法，摒弃等间隔步进调谐的传统思路，通过非等间隔步进调谐实现锁相本振频率关于时间的线性调谐，易于工程实现并满足应用需求。

本发明的技术方案是这样实现的：

一种产生线性调频信号的直接频率合成方法，基于一小数分频逻辑电路和一程序处理器，小数分频逻辑电路包括小数分频比运算逻辑和小数分频调制逻辑，程序处理器向小数分频逻辑电路送入小数分频数据，包括以下步骤：

步骤(a)，设置目标本振调频相关参数；

步骤(b)，在程序处理器中进行小数分频比迭代运算；

步骤(c)，通过迭代计算获取拟合样本数据并计算多项式拟合系数；

步骤(d)，每一次修改目标本振调谐相关参数，程序处理器均进行一次迭代及拟合系数运算，并将起始小数分频比数据N.F₍₀₎、步进控制时钟周期数Step_Clock_Cycles、非线性修正系数送入小数分频逻辑电路；在启动调谐后的每一个步进时钟周期数内，小数分频比运算逻辑由鉴相时钟信号驱动，小数分频逻辑电路根据非线性修正系数和记录的当前步进次数计算出步进后的小数分频比数据，当满足步进条件时送至小数分频调制逻辑中。

可选地，所述步骤(a)中，源本振参考时钟F_REF、目标本振鉴相时钟F_PD和小数分频比N.F的关系式为：

F_REF＝F_PD×N.F        (1)

F_PD的调谐目标参数如下：

Freq_Start.F_PD调谐起始频率；

Freq_Stop：F_PD调谐终止频率；

SPAN：F_PD调谐频宽；

Sweep_Time：F_PD扫描时间；

其中，

SPAN＝Freq_Stop-Freq_Start        (2)

由此可得F_PD的频率关于时间的调谐斜率Tune_Slope为：

Tune_Slope＝SPAN÷Sweep_Time        (3)。

可选地，所述步骤(b)中，以F_PD作为小数分频逻辑电路工作时钟频率，首先确定小数分频比步进调谐的控制时钟周期数Step_Clock_Cycles，根据F_PD频率调谐分辨率Step_Freq_Max要求和调谐频率范围的最低频率数据确定Step_Clock_Cycles，如果Freq_Stop大于Freq_Start，则

Step_Clock_Cycles＝floor(Freq_Start÷Step_Freq_Max)    (4)

已知当前调谐频率F_PD(n)，其中下标n表示从起始频率开始的步进次数，计算出下一次的步进时间间隔Step_Time_(n)：

Step_Time_(n)＝Step_Clock_Cycles÷F_PD(n)        (5)

将Step_Time_(n)代入(3)式，计算出下一次的步进频率间隔：

Step_Freq_(n)＝Tune_Slope×Step_Time_(n)        (6)

将Step_Freq_(n)与当前鉴相时钟频率F_PD(n)相加，计算出步进后的鉴相时钟频率：

F_PD(n+1)＝F_PD(n)+Step_Freq_(n)        (7)

将F_PD(n+1)代入(1)式，计算出步进后的鉴相时钟频率对应的小数分频比数据：

N.F_(n+1)＝F_REF÷F_PD(n+1)        (8)。

可选地，所述步骤(c)中，

以Freq_Start及其对应的小数分频比数据N.F₍₀₎作为初值，循环代入(5)、(6)、(7)、(8)式，获得每一次步进的小数分频比数据。

可选地，在所述步骤(c)中，根据拟合误差要求选择样本数量，一组样本数据由小数分频比数据及其下标位置的步进次数构成。

可选地，所述步骤(c)通过迭代计算获取M阶曲线拟合样本数据，具体包括以下步骤：

第m组样本数据可选取F_PD调谐范围任意频率对应的小数分频比及其下标，等间隔调谐频率F_{PD_m}的计算如下：

F_{PD_m}＝Freq_Start+m×SPAN÷M        (9)

在每一次迭代过程中得到F_PD(n+1)后，都计算一次与F_{PD_m}的差值，将差值符号与上一次比较，判断是否翻转，若翻转则将该组数据记录为m组样本；

计算并记录第m+1组样本，直到m等于M；将M组样本数据代入M次多项式：

N.F_(n)＝k_(M)×n^M+k_(M-1)×n^M-1+……+k₍₁₎×n+k₍₀₎    (10)

求解多项式(10)获得多项式系数k_(m)。

可选地，所述步骤(c)中的迭代及拟合系数运算均在程序处理器中实现。

本发明的有益效果是：

(1)与传统多环结构小数分频锁相环比较，硬件电路设计简单，成本低；

(2)与反馈环小数分频锁相环比较，相位噪声性能好。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种产生线性调频信号的直接频率合成方法的硬件电路原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的硬件电路构成如图1所示，涉及的硬件电路有两部分，一是程序处理器，二是小数分频逻辑电路，小数分频逻辑电路包括小数分频比运算逻辑和小数分频调制逻辑，程序处理器向小数分频逻辑电路送入小数分频数据。

基于图1中的硬件电路，本发明对固定频率时钟信号直接进行小数分频的方法包括以下步骤：

步骤(a)，设置目标本振调频相关参数；

步骤(b)，在程序处理器中进行小数分频比迭代运算；

步骤(c)，通过迭代计算获取拟合样本数据并计算多项式拟合系数；

步骤(d)，每一次修改目标本振调谐相关参数，程序处理器均进行一次迭代及拟合系数运算，并将起始小数分频比数据N.F₍₀₎、步进控制时钟周期数Step_Clock_Cycles、非线性修正系数送入小数分频逻辑电路；在启动调谐后的每一个步进时钟周期数内，小数分频比运算逻辑由鉴相时钟信号驱动，小数分频逻辑电路根据非线性修正系数和记录的当前步进次数计算出步进后的小数分频比数据，当满足步进条件时送至小数分频调制逻辑中，既可实现非线性小数分频步进，从而也实现了对固定频率参考时钟小数分频输出信号的线性调频。

上述步骤(a)中，根据图1可建立关系式：

F_REF＝F_PD×N.F        (1)

式中，N.F为小数分频比，F_PD为目标本振鉴相时钟，F_REE为源本振参考时钟。当F_REF为常数，N.F的变化即可引起F_PD的反比例调频。

在工程应用中，F_PD的调谐目标参数如下：

Freq_Start：F_PD调谐起始频率；

Freq_Stop：F_PD调谐终止频率；

SPAN：F_PD调谐频宽；

Sweep_Time：F_PD扫描时间；

其中，

SPAN＝Freq_Stop-Freq_Start        (2)

由此可得F_PD的目标线性调频速度即频率关于时间的调谐斜率Tune_Slope为：

Tune_Slope＝SPAN÷Sweep_Time        (3)

上述步骤(a)中，以F_PD作为小数分频逻辑电路工作时钟频率，为满足频率调谐分辨率要求，首先确定小数分频比步进调谐的控制时钟周期数Step_Clock_Cycles。对任一确定的Step_Clock_Cycles，显然F_PD频率越高，步进时间间隔Step_Time越短，线性调谐状态下的步进频率间隔Step_Freq也越小。因此根据F_PD频率调谐分辨率Step_Freq_Max要求和调谐频率范围的最低频率数据确定出合适的Step_Clock_Cycles，此处假定Freq_Stop大于Freq_Start，则

Step_Clock_Cycles＝floor(Freq_Start÷Step_Freq_Max)    (4)

据此，在已知当前调谐频率F_PD(n)(下标n表示从起始频率开始的步进次数)的情况下，可以计算出下一次的步进时间间隔Step_Time_(n)：

Step_Time_(n)＝Step_Clock_Cycles÷F_PD(n)        (5)

将Step_Time_(n)代入(3)式，可计算出下一次的步进频率间隔：

Step_Freq_(n)＝Tune_Slope×Step_Time_(n)        (6)

将Step_Freq_(n)与当前鉴相时钟频率F_PD(n)相加，即可计算出步进后的鉴相时钟频率：

F_PD(n+1)＝F_PD(n)+Step_Freq_(n)        (7)

将F_PD(n+1)代入(1)式，可计算出步进后的鉴相时钟频率对应的小数分频比数据：

N.F_(n+1)＝F_REF÷F_PD(n+1)        (8)

上述步骤(c)中，以Freq_Start及其对应的小数分频比数据N.F₍₀₎作为初值，循环代入(5)、(6)、(7)、(8)式，可以获得每一次步进的小数分频比数据。应用中根据拟合误差要求选择样本数量，一组样本数据由小数分频比数据及其下标位置的步进次数构成。

上述步骤(c)通过迭代计算获取M阶曲线拟合样本数据，具体包括以下步骤：

第m组样本数据可选取F_PD调谐范围任意频率对应的小数分频比及其下标，等间隔调谐频率F_{PD_m}的计算如下：

F_{PD_m}＝Freq_Start+m×SPAN÷M        (9)

在每一次迭代过程中得到F_PD(n+1)后，都计算一次与F_{PD_m}的差值，将差值符号与上一次比较，判断是否翻转，若翻转则将该组数据记录为m组样本；

计算并记录第m+1组样本，直到m等于M；将M组样本数据代入M次多项式：

N.F_(n)＝k_(M)×n^M+k_(M-1)×n^M-1+……+k₍₁₎×n+k₍₀₎    (10)

求解多项式(10)获得多项式系数k_(m)。

下面以二阶曲线拟合为例说明样本数据的选取方法，二阶曲线拟合需要三组样本数据。

第一组样本数据可选择起始频率对应的小数分频比数据及其下标，显然步进次数为“0”。

第二组样本数据可取F_PD调谐中心频率对应的小数分频比及其下标，调谐中心频率F_{PD_Midd}的计算如下：

F_{PD_Midd}＝Freq_Start+SPAN÷2        (11)

在每一次迭代过程中得到F_PD(n+1)后，都计算一次与F_{PD_Midd}的差值，将差值符号与上一次比较，判断是否翻转，若翻转则将该组数据记录为样本。

同理可获得第三组样本数据。

将三组样本数据代入二次多项式：

N.F_(n)＝A×n²+B×n+C        (12)

求解多项式获得多项式系数A、B、C，可以证明，C就等于N.F₍₀₎。

以上迭代及拟合系数运算均在程序处理器中实现。

本发明产生线性调频信号的直接频率合成方法，应用该发明的锁相环电路与传统多环结构小数分频锁相环比较，硬件电路设计简单，成本低；与反馈环小数分频锁相环比较，相位噪声性能好。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种产生线性调频信号的直接频率合成方法，其特征在于，基于一小数分频逻辑电路和一程序处理器，小数分频逻辑电路包括小数分频比运算逻辑和小数分频调制逻辑，程序处理器向小数分频逻辑电路送入小数分频数据，包括以下步骤：

步骤(a)，设置目标本振调频相关参数；

步骤(b)，在程序处理器中进行小数分频比迭代运算；

步骤(c)，通过迭代计算获取拟合样本数据并计算多项式拟合系数；

步骤(d)，每一次修改目标本振调谐相关参数，程序处理器均进行一次迭代及拟合系数运算，并将起始小数分频比数据N.F₍₀₎、步进控制时钟周期数Step_Clock_Cycles、非线性修正系数送入小数分频逻辑电路；在启动调谐后的每一个步进时钟周期数内，小数分频比运算逻辑由鉴相时钟信号驱动，小数分频逻辑电路根据非线性修正系数和记录的当前步进次数计算出步进后的小数分频比数据，当满足步进条件时送至小数分频调制逻辑中。

2.如权利要求1所述的一种产生线性调频信号的直接频率合成方法，其特征在于，所述步骤(a)中，源本振参考时钟F_REF、目标本振鉴相时钟F_PD和小数分频比N.F的关系式为：

F_REF＝F_PD×N.F        (1)

F_PD的调谐目标参数如下：

Freq_Start：F_PD调谐起始频率；

Freq_Stop：F_PD调谐终止频率；

SPAN：F_PD调谐频宽；

Sweep_Time：F_PD扫描时间；

其中，

SPAN＝Freq_Stop-Freq_Start        (2)

由此可得F_PD的频率关于时间的调谐斜率Tune_Slope为：

Tune_Slope＝SPAN÷Sweep_Time        (3)。

3.如权利要求1所述的一种产生线性调频信号的直接频率合成方法，其特征在于，所述步骤(b)中，以F_PD作为小数分频逻辑电路工作时钟频率，首先确定小数分频比步进调谐的控制时钟周期数Step_Clock_Cycles，根据F_PD频率调谐分辨率Step_Freq_Max要求和调谐频率范围的最低频率数据确定Step_Clock_Cycles，如果Freq_Stop大于Freq_Start，则

Step_Clock_Cycles＝floor(Freq_Start÷Step_Freq_Max)    (4)

已知当前调谐频率F_PD(n)，其中下标n表示从起始频率开始的步进次数，计算出下一次的步进时间间隔Step_Time_(n)：

Step_Time_(n)＝Step_Clock_Cycles÷F_PD(n)        (5)

将Step_Time_(n)代入(3)式，计算出下一次的步进频率间隔：

Step_Freq_(n)＝Tune_Slope×Step_Time_(n)        (6)

将Step_Freq_(n)与当前鉴相时钟频率F_PD(n)相加，计算出步进后的鉴相时钟频率：

F_PD(n+1)＝F_PD(n)+Step_Freq_(n)        (7)

将F_PD(n+1)代入(1)式，计算出步进后的鉴相时钟频率对应的小数分频比数据：

N.F_(n+1)＝F_REE÷F_PD(n+1)        (8)。

4.如权利要求1所述的一种产生线性调频信号的直接频率合成方法，其特征在于，所述步骤(c)中，

以Freq_Start及其对应的小数分频比数据N.F₍₀₎作为初值，循环代入(5)、(6)、(7)、(8)式，获得每一次步进的小数分频比数据。

5.如权利要求4所述的一种产生线性调频信号的直接频率合成方法，其特征在于，在所述步骤(c)中，根据拟合误差要求选择样本数量，一组样本数据由小数分频比数据及其下标位置的步进次数构成。

6.如权利要求5所述的一种产生线性调频信号的直接频率合成方法，其特征在于，所述步骤(c)通过迭代计算获取M阶曲线拟合样本数据，具体包括以下步骤：

第m组样本数据可选取F_PD调谐范围任意频率对应的小数分频比及其下标，等间隔调谐频率F_{PD_m}的计算如下：

F_{PD_m}＝Freq_Start+m×SPAN÷M        (9)

在每一次迭代过程中得到F_PD(n+1)后，都计算一次与F_{PD_m}的差值，将差值符号与上一次比较，判断是否翻转，若翻转则将该组数据记录为m组样本；

计算并记录第m+1组样本，直到m等于M；将M组样本数据代入M次多项式：

N.F_(n)＝k_(M)×n^M+k_(M-1)×n^M-1+……+k₍₁₎×n+k₍₀₎    (10)

求解多项式(10)获得多项式系数k_(m)。

7.如权利要求1所述的一种产生线性调频信号的直接频率合成方法，其特征在于，所述步骤(c)中的迭代及拟合系数运算均在程序处理器中实现。