CN104103524A - 一种超级结器件制作方法 - Google Patents

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Abstract

本发明公开了一种超级结半导体器件的制作方法，在硅基片上成长第一种类型半导体的外延层；在所述外延层上端区域中形成第二种类型半导体的阱；在所述外延层中形成沟槽；在所述沟槽中填入第二种类型半导体的硅；在所述外延层上部形成栅氧化膜和栅极区；在所述阱中形成第一种类型半导体的源区；在所述栅极区和外延层上端面形成栅-金属间介质膜；在所述栅-金属间介质膜中形成接触孔；在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；进行硅片背面减薄，将所述硅基片全部去除或只留下很薄的部分；在所述硅片背面进行第一种类型半导体杂质的注入；在所述硅片背面进行半导体杂质的激活；在所述硅片背面形成背面金属层。

Description

一种超级结器件制作方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超级结器件的制作方法，本发明还涉及该制作方法所获得的超级结器件结构。
背景技术
超级结金属-氧化层半导体场效晶体管，简称超级结MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)采用新的耐压层结构，利用一系列的交替排列的P型半导体薄层和N型半导体薄层来在截止状态下在较低电压下就将所述P型半导体薄层和N型半导体薄层耗尽，实现电荷相互补偿，从而使P型半导体薄层和N型半导体薄层在高掺杂浓度下能实现高的反向击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET理论极限。在美国专利US5216275中，以上的交替排列的P型半导体薄层和N型半导体薄层是与N+衬底相连的；在美国专利US6630698B1中，中间的P型半导体薄层和N型半导体薄层与N+衬底可以有大于0的间隔。
现有技术中，P型半导体薄层和N型半导体薄层的形成一种是通过外延成长然后进行光刻和注入，多次反复该过程得到需要的厚度的P型半导体薄层和N型半导体薄层，这种工艺在600V以上的MOSFET中，一般需要重复5次以上，生产成本和生产周期长。另一种是通过一次生长一种类型的需要厚度的外延之后，进行沟槽的刻蚀，之后在沟槽中填入相反类型的硅；这种方法虽然难度大，但具有简化工艺流程，提高稳定性的效果；采用沟槽结构之后，由于P/N薄层即交替排列的P型半导体薄层和N型半导体薄层中P型半导体薄层和N型半导体薄层在纵方向上的掺杂浓度易于控制，而且没有多次外延工艺造成的薄层中P型半导体薄层和N型半导体薄层或其中之一的掺杂浓度在纵向上发生变化从而带来附加的纵向电场，保证了器件能获得好的漏电特性和高的击穿电压。
中国专利CN 102376580公开了一种超级结器件的制作方法，其特征在于，包括如下步骤：
步骤1、在第一种类型半导体的硅基片上成长第一种类型半导体的外延层；
步骤2、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤3、在所述外延层中形成沟槽；
步骤4、在所述沟槽中填入第二种类型半导体的硅；
步骤5、在所述外延层的表面形成场板介质膜，并在器件的终端区域完成图形化；所述场板介质膜至少有一部分利用炉管来实现，形成该场板介质膜时的温度为800-1200℃；
步骤6、在所述外延层上部形成栅氧化膜和栅极区；
步骤7、在所述阱中形成第一种类型半导体的源区；
步骤8、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤9、在所述栅-金属间介质膜中形成接触孔；
步骤10、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤11、将所述硅基片减薄到需要的厚度并在其背面形成背面金属层。
在该发明中，所述硅基片在硅片背面减薄后的剩余部分作为器件的漏区，所述电阻率为0.001～0.003欧姆.厘米，是一种很高掺杂浓度的硅基片。
由于所述硅基片的掺杂浓度很高(对应于N型MOSFET，硅基片是N型硅基片，电阻率0.001～0.003欧姆.厘米，对应的N型杂质的浓度7.36 E19～2.25 E19原子数/立方厘米)，在上述制造工艺中的高温过程中，例如外延的成长、阱的形成等，该硅基片中的N型杂质就会进行外扩散，扩散到硅片的正面，对器件的性能造成影响；特别是硅片的外周围区域受到这一外扩散的影响大于硅片的中心区域受到的影响，因此影响了器件在硅片内的均一性。
同时，由于掺杂浓度很高硅基片作为器件的漏区，高浓度漏区与P-N薄层之间的外延层的厚度会随沟槽深度的变化而变化，造成了器件的耐电压冲击能力和耐电流冲击能力的一致性变差。
发明内容
本发明所要解决的技术问题是提供一种超级结器件的制作方法，有效解决由于高掺杂浓度的硅基片所带来的杂质外扩散问题，改善器件的均一性和一致性，并改善器件的耐电压冲击能力和耐电流冲击能力。利用本发明的制作方法，获得了一种超级结器件。
为解决上述技术问题，本发明的超级结半导体器件的制作方法采用的第一种技术方案包括如下步骤：
步骤1、在硅基片上成长第一种类型半导体的外延层，所述硅基片的电阻率在所述第一种类型半导体的外延层的电阻率的1/10到100倍之间；
步骤2、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤3、在所述外延层中形成沟槽；
步骤4、在所述沟槽中填入第二种类型半导体的硅；
步骤5、在所述外延层上部形成栅氧化膜和栅极区；
步骤6、在所述阱中形成第一种类型半导体的源区；
步骤7、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤8、在所述栅-金属间介质膜中形成接触孔；
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米；
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入；
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活；
步骤13、在所述硅片背面形成背面金属层；
本发明的超级结半导体器件的制作方法采用的第二种技术方案包括以下步骤：
步骤1、在硅基片上成长第一种类型半导体的外延层，所述硅基片的电阻率在所述第一种类型半导体的外延层的电阻率的1/10到100倍之间；
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层上端区域中形成第二种类型半导体的阱；
步骤5、在所述外延层上部形成栅氧化膜和栅极区；
步骤6、在所述阱中形成第一种类型半导体的源区；
步骤7、在所述栅极区和外延层上端面形成栅-金属间介质膜；
步骤8、在所述栅-金属间介质膜中形成接触孔；
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米；
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入；
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活；
步骤13、在所述硅片背面形成背面金属层；
本发明的超级结半导体器件的制作方法采用的第三种技术方案包括以下步骤：
步骤1、在硅基片上成长第一第一种类型半导体的外延层，所述硅基片的电阻率在所述第一第一种类型半导体的外延层的电阻率的1/10到100倍之间；
步骤2、在第一第一种类型半导体的外延层上成长第二第一种类型半导体的外延层，利用光刻打开要注入的第二种类型半导体薄层区域进行第一第二种类型半导体离子注入；
步骤3、重复1次到10次上述步骤2得到需要厚度的交替排列的P型和N型半导体薄层。
步骤4、在所述交替排列的P型和N型半导体薄层上端区域中形成第二种类型半导体的阱；
步骤5、在所述交替排列的P型和N型半导体薄层上部形成栅氧化膜和栅极区；
步骤6、在所述阱中形成第一种类型半导体的源区；
步骤7、在所述栅极区和所述阱上端面形成栅-金属间介质膜；
步骤8、在所述栅-金属间介质膜中形成接触孔；
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米；
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入；
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活；
步骤13、在所述硅片背面形成背面金属层；
本发明的超级结半导体器件的制作方法采用的第四种技术方案包括以下步骤：
步骤1、在硅基片上成长第一第一种类型半导体的外延层，所述硅基片的电阻率在所述第一第一种类型半导体的外延层的电阻率的1/10到100倍之间；
步骤2、在第一第一种类型半导体的外延层上成长掺杂浓度很低或者不掺杂的第二外延层，利用光刻打开要注入的第二种类型半导体薄层区域进行第一第二种类型半导体离子注入，利用光刻打开要注入的第一种类型半导体薄层区域进行第一第一种类型半导体离子注入；
步骤3、重复1次到10次上述步骤2得到需要厚度的交替排列的P型和N型半导体薄层。
步骤4、在所述交替排列的P型和N型半导体薄层上端区域中形成第二种类型半导体的阱；
步骤5、在所述交替排列的P型和N型半导体薄层上部形成栅氧化膜和栅极区；
步骤6、在所述阱中形成第一种类型半导体的源区；
步骤7、在所述栅极区和所述阱上端面形成栅-金属间介质膜；
步骤8、在所述栅-金属间介质膜中形成接触孔；
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极；
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米；
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入；
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活；
步骤13、在所述硅片背面形成背面金属层；
第一和第二种技术方法中，较佳的，所述第一种类型半导体的外延层的厚度为20-100微米。
第一到第四种技术方法中，所述阱利用光刻选定的区域进行离子注入形成；或者所述阱进行全面离子注入形成。
第一到第四种技术方法中，较佳的，步骤11中在硅片背面进行第一种类型半导体杂质的注入中，至少有一剂量大于1E15原子数/平方厘米的离子注入；
第一到第四种技术方法中，较佳的，步骤12中在硅片背面进行第一种类型半导体杂质的激活中包含采用激光退火的工艺；
第一到第四种技术方法中，较佳的，所述第一种类型半导体的外延层的电阻率为40～0.5欧姆.厘米。
第一到第四种技术方法中，较佳的，所述硅基片的电阻率在所述第一种类型半导体的外延层的电阻率的1/10到1/2倍之间，所述第一种类型半导体的外延层和硅基片的界面作为硅片背面减薄工艺中的停止面。
第一到第四种技术方法中任一所述的制作方法所形成的超级结器件，所述硅基片在背面减薄中全部被去除，或减薄后硅基片的保留厚度不大于5微米，之后在所述硅片背面进行第一种类型半导体杂质的注入和激活，形成器件的漏区，在硅基片有保留有一定厚度时，减薄之后的第一种类型半导体杂质的注入要覆盖所有的留下的厚度。经过注入和激活工艺形成的漏区的杂质浓度可以是变化的，或者按器件需要分段的。
本发明在背面减薄时将第一种类型半导体的硅基片完全去除，或减薄后硅基片的保留厚度不大于5微米，之后采用背面离子注入的方式，形成器件的漏区，使得第一种类型半导体的硅基片不再作为器件的漏区，因此该硅基片的掺杂浓度可以选择在与硅基片上要成长的第一种类型半导体的外延层的掺杂浓度相差不是很大的区间，避免了选择浓度是E19～E20原子数/立方厘米的高掺杂硅基片，有效解决由于高掺杂浓度的硅基片所带来的杂质外扩散问题，改善器件的均一性。
本发明在硅片背面减薄后进行离子注入形成器件的漏区，可以调整漏区和P-N薄层之间的第一种类型半导体区的厚度，改善器件的耐电流冲击能力和耐电压冲击能力，并改善器件的一致性。
本发明采用激光退火，在硅片背面局部形成高温，使背面离子注入注入的第一种类型半导体杂质有很高的激活率，并形成变化杂质浓度的漏区离子分布，同时不影响正面金属，改善了器件的性能。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1-8是本发明的第一种技术方案的一实施例工艺流程示意图，其中
图1是在硅基片上形成外延层和阱之后单元区的示意图
图2，沟槽形成后单元区截面示意图
图3，表面硅和介质膜去除后单元区的截面示意图
图4正面金属工艺完成后单元区的截面示意图
图5背面减薄完成后单元区的截面示意图
图6背面离子注入示意图
图7背面离子激活工艺完成后单元区的截面示意图
图8背面金属工艺完成后单元区的截面示意图
图9-11是本发明的第三种技术方案的一实施例P-N薄层形成的工艺流程示意图，其中
图9在硅基片上形成第一和第二N型外延层后截面示意图
图10在硅基片上形成第一P-N薄层区后截面示意图
图11在硅基片上完成多次P-N薄层形成工艺后截面示意图
具体实施方式
在下面的实施例中均以一个BVDS(漏源反向击穿电压，BREAKDOWN VOLTAGEOF SOURCE TO DRAIN)600伏的N型MOSFET器件为例进行具体说明，这样第一种类型的半导体是N型半导体，第二种类型的半导体是P型半导体。
实施例一
步骤1、参见图1所示，在N型硅基片11上上形成N型外延层3。N型外延层3的厚度和电阻率是按照器件设计的要求来确定的，对BVDS600V的器件，N型外延层3的厚度为45-60微米，电阻率0.5～1欧姆.厘米(对应的掺杂浓度在1.04E16～4.83E15原子数/立方厘米)，N型硅基板11的电阻率保持在N型外延层3的电阻率差距1个数量级之内，例如从0.05-10欧姆.厘米，这里选用2-8欧姆.厘米的N型硅基片。
由于这一N型硅基片在最后的减薄中会被全部去除，或留下来的部分会被离子注入所重构，因此对它的电阻率的要求可以放得比较宽，不同硅片之间的差异也可以较大，不会对器件的特性造成影响，只要它在工艺过程中不会有杂质扩散到在其上成长的外延层上就可以。
步骤2、如图1所示，在所述外延层上端区域中形成P型半导体的阱7，一般利用光刻和离子注入在N外延层3上端的指定区域形成P型阱7。高于100伏的高压器件一般由单元区和终端区及其单元区和终端区之间的过渡区组成，单元区由很多的单元重复排列形成的；P型阱一般需要在器件的单元区形成，有时按照器件设计的要求也需要在器件的过渡区形成，或者同时在过渡区和终端区形成。
步骤3、如图2所示，在N型外延层3上生长介质膜31，利用光刻胶做掩膜完成介质膜的刻蚀，再利用该介质膜做硬掩膜，完成沟槽的刻蚀。这里沟槽的深度T21一般在40～50微米，该沟槽的刻蚀停留在N型外延层3中，沟槽底部(B1B2线)距离N型外延层3和硅基片之间的界面线C1C2大约5-10微米。
这里的介质膜31可以是一种成分的膜如二氧化硅，可以是不同介质膜的组合，例如氧化硅/氮化硅/氧化硅。
步骤4、如图3所示，在所述沟槽中生长P型硅4，利用P型硅将所述沟槽填充满，再通过回刻或化学机械研磨将所述沟槽表面的P型硅除去，使沟槽表面平坦化。最后，利用湿法或干法刻蚀将所述介质膜除掉。这样器件的所述单元区中，由填充于所述沟槽中的所述P型硅4组成P型薄层，由沟槽之间的所述N型外延层薄层3组成N型薄层，所述P型薄层4和所述N型薄层3交替排列，组成交替排列的P-N薄层结构；所述交替排列的P-N薄层承受反向偏置电压；
为了能承受高的反向偏置电压，所述交替排列的P-N薄层中所述N型薄层3和其邻近的所述P型薄层4的电荷要实现较好的平衡，较佳的是，所述N型薄层3的N型杂质总数和其邻近的所述P型薄层4的P型杂质总数的差值的绝对值小于所述N型薄层的N型杂质总数的10％，也小于所述P型薄层的P型杂质总数的10％，这个差值的绝对值越小，器件能承受的反向偏置电压越高。
步骤5、如图4所示，在所述外延层上部形成栅氧化膜和栅极区：采用光刻刻蚀工艺在所述单元区的所述N型薄层的顶部形成栅沟槽，依次淀积栅介质层5和多晶硅栅6，较佳为，所述栅介质层5为栅氧化层。所述栅介质层5覆盖在所述栅沟槽的底部表面和侧面以及外部，所述多晶硅栅6形成于所述栅介质层5表面并将所述栅沟槽完全填充，去除所述栅沟槽外部的所述栅介质层5和所述多晶硅栅6，由填充于所述栅沟槽内部的所述栅介质层5和所述多晶硅栅6组成所述超级结沟槽栅MOSFET器件的栅极结构。
栅氧化膜5的的厚度为500-1500埃，采用温度800-1200℃氧化扩散工艺成长，所述的扩散工艺可以采用湿氧工艺也可以采用干氧工艺。多晶硅栅采用化学气相淀积(CHEMICAL VAPOR DEPOSITION，CVD)工艺完成淀积，可以采用原位掺杂或在多晶硅膜淀积后通过做离子注入获得高掺杂的多晶硅栅极。
所述栅沟槽的深度一般大于所述P阱7的深度
步骤6、如图4所示，在所述阱中形成第一种类型半导体的源区；利用光刻和离子注入进行N+离子注入形成源区8；在所述N型薄层顶部的所述栅沟槽的两侧的所述P阱7顶部都形成有所述源区8。
步骤7、如图4所示，在所述栅极区和外延层上端面形成栅-金属间介质膜10：该栅层间膜10厚度为6000-15000埃，一般为置于下层的不掺杂的氧化膜或氮化膜加上置于上层的硼磷硅玻璃(BORON-DOPED PHOSPHOSILICATE GLASS，BPSG)或磷硅玻璃(PHOSPHOS SILICATE GLASS，PSG)构成。
步骤8、如图4所示，在所述栅-金属间介质膜中形成接触孔；采用光刻刻蚀工艺形成接触孔11，所述接触孔11穿过所述层间膜10并和所述源区8或所述多晶硅栅6接触；
进行P+离子注入形成P阱引出区9，所述P阱引出区9位于和所述源区8相接触的所述接触孔11底部，所述P阱引出区9和所述P阱7相接触。
步骤9、如图4所示，在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极：淀积正面金属12并对所述正面金属12进行光刻刻蚀分别形成源极和栅极；正面金属12一般为ALCu(铝铜)、ALSiCu(铝硅铜)，厚度10000～60000埃。
图4中T210是P-N薄层的厚度，由于在步骤4形成P-N薄层之后，在步骤5到步骤9中还有一些高温过程引起P型杂质的扩散，因此步骤9后的P-N薄层的厚度T210一般会大于图2中沟槽深度厚度T21.
步骤10、如图5所示，进行硅片背面减薄，将所述硅基片全部去除；减薄可以先采用机械研磨方式，之后采用湿法腐蚀。减薄后留下的硅片厚度(T210+T510)要小于或等于外延层的厚度T11，即要将硅基片完全去除，也可以将硅基片完全去除后再将外延层3的部分去除。
步骤11、如图6，图7所示，在所述硅片背面进行第一种类型半导体杂质的注入：注入杂质为N型半导体杂质(例如磷，砷)，注入剂量大于1E15原子数/平方厘米，一般为3E15～5E15原子数/平方厘米。注入区域形成图7中器件的漏极区T710。
注入的能量可以更加器件的设计要求进行，一般在40～800KeV。
步骤12、如图7所示，在所述硅片背面进行第一种类型半导体杂质的激活。激活可以通过炉管和激光退火来实现。
采用炉管退火时，由于硅片被整体均匀的加热，为了保证正面的金属铝不受影响，工艺温度设定在400℃～450℃，这时背面注入的N型半导体杂质的激活率一般低于5％。
采用激光退火工艺，将激光直接照射到硅片背面，可以在硅片背面的局部形成很高的问题，例如高于1000℃，使背面注入的N型半导体杂质得到很高的激活率，例如激活率大于60％。这样可以改善器件的性能，也可以减少注入的剂量。
步骤13、如图8所示，在所述硅片背面形成背面金属层；进行背面金属化形成所述MOSFET器件的漏极13。
进一步的改进是，步骤10中背面减薄后，保留部分硅基片，硅基片的保留量小于等于5微米，即T210+T510-T11小于5微米，这样在步骤11的N型半导体杂质注入中，要注意调整注入能量足够大，保证注入的N型杂质能覆盖保留的所有硅基片区域。
进一步的改进是，上述实施例中硅基片的电阻率的范围可以进一步扩大，N型硅基片11的电阻率可以在所述N型外延层3的电阻率的1/10到100倍之间变化，只要它在工艺过程中对在其上成长的外延层上的电阻率没有影响或者影响很小，不影响器件的性能就可。这样，进一步放松了对硅基片的要求，降低了成本。
进一步的改进是上述实施例中硅基片可以是P型，只要它在工艺过程中对在其上成长的外延层上的电阻率没有影响或者影响很小，不影响器件的性能就可，在不影响器件性能的条件下，进一步放松了对硅基片的要求，降低了成本。
进一步的改进是，N型硅基片11的电阻率可以在所述N型外延层3的电阻率的1/10到1/2之间变化，保证在工艺过程中对在其上成长的外延层上的电阻率没有影响或者影响很小，不影响器件的性能。同时利用硅基片上杂质浓度高于外延层3的杂质浓度的特点，使减薄工艺中可以利用外延层和硅基片的杂质浓度的差异，使外延层和硅基片的界面成为减薄工艺中湿法腐蚀的停止面，进一步改善器件的均一性。
进一步的改善是，硅片背面减薄后进行的离子注入可以至少包含两个不同工艺条件的注入，例如一个高能量低浓度的注入(如磷注入，注入剂量在几个E11～E13原子数/平方厘米，能量在600KeV～2000KeV的水平)，重构作为器件高浓度漏区和P-N薄层之间的N型区域的杂质分布，和一个能量较低，如40KeV-100KeV，剂量大于1E15原子数/平方厘米的磷或砷注入，形成器件高浓度的漏区，与背面金属形成良好的欧姆接触。通过重构器件高浓度漏区和P-N薄层之间的N型区域的杂质分布，减小沟槽深度变化对这一N型区的影响，进一步改善器件耐电流冲击和耐电压冲击能力的一致性。
进一步的改善是，不形成栅沟槽，栅氧化膜和栅是在硅片正面表面，即器件是平面栅MOSFET。
实施例二
本实施例与实施例一的不同之处在于，步骤2中不做P阱离子注入，将形成P阱7的离子注入工艺步骤放在P-N薄层工艺完成之后，即P阱7完成前的工艺步骤顺序变为：
步骤1、在硅基片上成长第一种类型半导体的外延层
步骤2、在所述外延层中形成沟槽；
步骤3、在所述沟槽中填入第二种类型半导体的硅；
步骤4、在所述外延层上端区域中形成第二种类型半导体的阱；
其他的工艺步骤与实施例一相同。
实施例二中，P-N薄层形成后再进行阱的工艺，保证了阱区域中离子分布的均匀性，能改善器件的耐电压和电流冲击能力的一致性。
实施例三
本实施例与实施例一的不同之处在于，P-N薄层的形成工艺与实施例一不同，实施例一采用的时沟槽填充的方式，本实施例采用的是多次外延的工艺方式；另一个不同点是本实施例中，将形成P阱7的离子注入工艺步骤放在P-N薄层工艺完成之后，本实施例在P阱形成完成前的实施工艺步骤如下：
步骤1、如图9所示，在N型硅基片12上上形成第一N型外延层22，其厚度为T12，N型外延层22的厚度和电阻率是按照器件设计的要求来确定的，对BVDS600V的器件，N型外延层22的厚度为5～10微米，电阻率0.5-1欧姆.厘米(对应的掺杂浓度在1.04E16～4.83E15原子数/立方厘米)，N型硅基片12的电阻率和N型外延层22的电阻率差距保持在1个数量级之内，例如从0.05-10欧姆.厘米，这里选用2-8欧姆.厘米的N型硅基片。
步骤2、如图9和如图10所示，在N型外延层22上成长第二N型外延层3-1，外延层3-1的电阻率与外延层22的电阻率一致，厚度为9微米，利用光刻打开要注入P型薄层区域进行硼离子注入，形成P型区4-1；硼离子注入可以采用一次高能的离子注入，也可以采用不同能量的离子注入的组合.这样，P型区4-1形成了P型薄层，两个相邻的P型区4-1的中间的N外延层形成了N型薄层3-1，P型薄层4-1和N型薄层3-1交替排列，形成了交替排列的P-N薄层。
步骤2中N型外延层3-1可以与步骤1中N型外延层22在一个连续的工艺过程中完成，即在成长完N型外延层22后，继续成长N型外延层3-1；也可以在不连续的工艺过程中完成。
步骤3、如图11所示，重复4次上述步骤2的工艺，得到需要厚度的交替的P型和N型半导体薄层。这样P-N薄层的厚度(T22+T32+T42+T52+T62)总计45微米。
步骤4、在所述外延层上端区域中形成P型阱；
其他的工艺步骤(步骤5到步骤13)与实施例一的工艺步骤一样。
实施例三相对于实施例一，减小了工艺实现的难度。
实施例四
本实施例与实施例三的不同之处在于，其中步骤2不同：本实施例中的步骤2如下：在N型外延层22上成长很高电阻率例如电阻率大于100欧姆.厘米的外延层，或者是不掺杂的外延层，之后利用光刻打开要注入P型薄层区域进行硼离子注入，形成P型区4-1，硼离子注入可以采用一次高能的离子注入，也可以采用不同能量的离子注入的组合。之后再通过光刻打开要注入N型薄层区域进行磷离子注入，形成N型区3-1，磷离子注入可以采用一次高能的离子注入，也可以采用不同能量的离子注入的组合。
对实施例三和实施例四的进一步的改进是，上述实施例中硅基片的电阻率的范围可以进一步扩大，N型硅基片的电阻率可以在N型外延层22的电阻率的1/10到100倍之间变化，只要它在工艺过程中对在其上成长的外延层上的电阻率没有影响或者影响很小，不影响器件的性能就可。这样，进一步放松了对硅基片的要求，降低了成本。
对实施例三和实施例四的进一步的改进是上述实施例中硅基片可以是P型，只要它在工艺过程中对在其上成长的外延层上的电阻率没有影响或者影响很小，不影响器件的性能就可，在不影响器件性能的条件下，进一步放松了对硅基片的要求，降低了成本。
对实施例三和实施例四的进一步的改进是，N型硅基片12的电阻率可以在所述N型外延层22的电阻率的1/10到1/2之间变化，保证在工艺过程中对在其上成长的外延层上的电阻率没有影响或者影响很小，不影响器件的性能。同时利用硅基片上杂质浓度高于外延层22的杂质浓度的特点，使减薄工艺中可以利用外延层和硅基片的杂质浓度的差异，使外延层和硅基片的界面成为减薄工艺中湿法腐蚀的停止面，进一步改善器件的均一性。
对实施例一、实施例二、实施例三、实施例四的进一步的改进是在所述外延层上部形成栅氧化膜和栅极区后，再在所述外延层上端区域中形成P型阱；
对于不同反向击穿电压的要求，P-N型薄层的电阻率和厚度要进行调整，对于反向击穿电压200伏的器件，N型薄层的电阻率可以选择在约0.2欧姆.厘米，外延层的厚度可以选择约20微米；对于反向击穿电压1200伏的器件，N型薄层的电阻率可以选择在约10～40欧姆.厘米，外延层的厚度可以选择约100微米。
利用实施例一到实施例四的任一所述的制作方法所形成的超级结器件中，所述硅基片在背面减薄中全部被去除，器件的漏区是在在所述硅基片完成去除后，通过背面注入N型杂质，并进行激活形成，漏区的N型杂质是变化的，并且分布易于调整。
以上实施例中，如果把N型换成P型，P型换成N型(即第一种类型的半导体是P型半导体，第二种类型的半导体是N型半导体)，就得到相应的PMOSFET器件的制作方法。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (10)

1.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤： 
步骤1、在硅基片上成长第一种类型半导体的外延层，所述硅基片的电阻率在所述第一种类型半导体的外延层的电阻率的1/10到100倍之间； 
步骤2、在所述外延层上端区域中形成第二种类型半导体的阱； 
步骤3、在所述外延层中形成沟槽； 
步骤4、在所述沟槽中填入第二种类型半导体的硅； 
步骤5、在所述外延层上部形成栅氧化膜和栅极区； 
步骤6、在所述阱中形成第一种类型半导体的源区； 
步骤7、在所述栅极区和外延层上端面形成栅-金属间介质膜； 
步骤8、在所述栅-金属间介质膜中形成接触孔； 
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极； 
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米； 
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入； 
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活； 
步骤13、在所述硅片背面形成背面金属层。 
2.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤： 
步骤1、在硅基片上成长第一种类型半导体的外延层，所述硅基片的电阻率在所述第一种类型半导体的外延层的电阻率的1/10到100倍之间； 
步骤2、在所述外延层中形成沟槽； 
步骤3、在所述沟槽中填入第二种类型半导体的硅； 
步骤4、在所述外延层上端区域中形成第二种类型半导体的阱； 
步骤5、在所述外延层上部形成栅氧化膜和栅极区； 
步骤6、在所述阱中形成第一种类型半导体的源区； 
步骤7、在所述栅极区和外延层上端面形成栅-金属间介质膜； 
步骤8、在所述栅-金属间介质膜中形成接触孔； 
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形 成源极和栅极； 
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米； 
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入； 
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活； 
步骤13、在所述硅片背面形成背面金属层。 
3.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤： 
步骤1、在硅基片上成长第一第一种类型半导体的外延层，所述硅基片的电阻率在所述第一第一种类型半导体的外延层的电阻率的1/10到100倍之间； 
步骤2、在第一第一种类型半导体的外延层上成长第二第一种类型半导体的外延层，利用光刻打开要注入的第二种类型半导体薄层区域进行第一第二种类型半导体离子注入； 
步骤3、重复1次到10次上述步骤2得到需要厚度的交替排列的P型和N型半导体薄层。 
步骤4、在所述交替排列的P型和N型半导体薄层上端区域中形成第二种类型半导体的阱； 
步骤5、在所述交替排列的P型和N型半导体薄层上部形成栅氧化膜和栅极区； 
步骤6、在所述阱中形成第一种类型半导体的源区； 
步骤7、在所述栅极区和所述阱上端面形成栅-金属间介质膜； 
步骤8、在所述栅-金属间介质膜中形成接触孔； 
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极； 
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米； 
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入； 
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活； 
步骤13、在所述硅片背面形成背面金属层。
4.一种超级结半导体器件的制作方法，其特征在于，包括以下步骤： 
步骤1、在硅基片上成长第一第一种类型半导体的外延层，所述硅基片的电阻率在所述第一第一种类型半导体的外延层的电阻率的1/10到100倍之间； 
步骤2、在第一第一种类型半导体的外延层上成长掺杂浓度很低或者不掺杂的第二外延层，利用光刻打开要注入的第二种类型半导体薄层区域进行第一第二种类型半导体离子注入，利用光刻打开要注入的第一种类型半导体薄层区域进行第一第一种类型半导体离子注入； 
步骤3、重复1次到10次上述步骤2得到需要厚度的交替排列的P型和N型半导体薄层。 
步骤4、在所述交替排列的P型和N型半导体薄层上端区域中形成第二种类型半导体的阱； 
步骤5、在所述交替排列的P型和N型半导体薄层上部形成栅氧化膜和栅极区； 
步骤6、在所述阱中形成第一种类型半导体的源区； 
步骤7、在所述栅极区和所述阱上端面形成栅-金属间介质膜； 
步骤8、在所述栅-金属间介质膜中形成接触孔； 
步骤9、在所述栅-金属间介质膜上端面和接触孔中形成表面金属膜，并形成源极和栅极； 
步骤10、进行硅片背面减薄，将所述硅基片全部去除，或减薄后硅基片的保留厚度不大于5微米。 
步骤11、在所述硅片背面进行第一种类型半导体杂质的注入； 
步骤12、在所述硅片背面进行第一种类型半导体杂质的激活； 
步骤13、在所述硅片背面形成背面金属层。 
5.如权利要求1-2中任一所述的制作方法，其特征在于：所述第一种类型半导体的外延层的厚度为20-100微米。 
6.如权利要求1-4中任一所述的制作方法，其特征在于：步骤11中在硅片背面进行第一种类型半导体杂质的注入中，至少有一剂量大于1E15原子数/平方厘米的注入。 
7.如权利要求1-4中任一所述的制作方法，其特征在于：步骤12中在硅片背面进行第一种类型半导体杂质的激活包含激光退火的工艺。 
8.如权利要求1-4中任一所述的制作方法，其特征在于：所述第一种类型半导体的外延层的电阻率为40～0.5欧姆.厘米。 
9.如权利要求1-4中任一所述的制作方法，其特征在于：所述硅基片的电阻率在所述第一种类型半导体的外延层的电阻率的1/10到1/2倍之间，所述第一种类型半导体的外延层和硅基片的界面作为硅片背面减薄工艺的停止面。 
10.如权利要求1-4中任一所述的制作方法所形成的超级结器件，其特征是：所述硅基片在背面减薄中全部被去除或减薄后硅基片的保留厚度不大于5微米，之后在所述硅片背面进行第一种类型半导体杂质的注入和激活，形成变化杂质浓度的器件漏区。 
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