CN104052482B - 连续时间过采样流水线模拟数字转换器 - Google Patents

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Abstract

一种转换器可以包括串联连接的多个转换器级。每个转换器级都可以接收时钟信号和模拟输入信号，并且可以产生模拟输出信号和数字输出信号。每个转换器级都可以包括产生数字输出信号的编码器、产生重构信号的译码器、产生延迟信号的延迟转换器，以及产生残余信号的放大器，其中所述延迟信号可以连续电流信号。

Description

连续时间过采样流水线模拟数字转换器
技术领域
本申请要求递交于2013年3月15的序列号为61/791,011的美国临时申请的优先权，该申请的全部内容特此通过引用合并于本申请中。
背景技术
模拟数字转换器（ADC）在涉及各领域中的信号处理的应用中具有各种用途，例如，用于与图像、视频、音频、数据存储和取回有关的处理。
典型的ADC可以具有流水线结构，其在多个级中具有多个采样保持电路或跟踪保持（T/H）电路，这使得ADC能够通过各级对信号进行离散时间处理。随着ADC在更新的应用中包含更高披露的带宽要求增加，ADC的采样率也增加。结果，T/H电路需要稳定的高速度会限制ADC的转换速度。另外，多个T/H电路及其时钟驱动器会占用宝贵的电路空间并且增加功耗。
因此，对于通过以连续时间形式执行信号处理以在提高性能的同时降低成本和功率要求来减小T/H电路的改进的ADC存在需求。
附图说明
图1示出了根据本公开的实施方案的转换器的简化框图。
图2示出了根据本公开的实施方案的转换器级的简化框图。
图3示出了根据本公开的实施方案的转换器级的简化框图。
图4示出了根据本公开的实施方案的延迟转换器的简化框图。
图5示出了根据本公开的实施方案的转换器级的放大器的简化框图。
图6示出了根据本公开的实施方案的转换器级的简化框图。
图7示出了根据本公开的实施方案的方法。
图8A-8D示出了根据本公开的实施方案的转换器级的信号图。
具体实施方式
根据本发明的示例性实施方案，一种转换器可以包括串联连接的多个转换器级。每个转换器级可以接收时钟信号和模拟输入信号，并且可以产生模拟输出信号和数字输出信号。每个转换器级可以包括产生数字输出信号的编码器、产生重构信号的译码器、产生延迟信号的延迟转换器以及产生残余信号的放大器，其中延迟信号可以是连续电流信号。
根据本发明的转换器可以包括流水线结构的ADC，其中每个转换器级可以基于模拟输入信号来产生粗粒度数字信号。每个转换器级还可以为流水线中的下一转换器级产生呈连续时间信号形式而不是离散时间形式的残余信号。因此，转换器可以是具有较低功率且更佳的宽带性能的改进的ADC设计。
图1示出了根据本公开的实施方案的转换器100的简化框图。
根据实施方案，转换器100可以包括以流水线形式或级联构造串联连接的多个转换器级110.1-110.N。
每个转换器级110.1-110.N都可以接收时钟信号CLK和相应的模拟输入电压信号V0至V{N-1}，并且可以产生相应的模拟电压输出信号V1至VN以及相应的数字输出信号D1<n-1:0>至DN<n-1:0>，其中n可以表示每个转换器级的位分辨率。虽然在图1中示出了所有的转换器级都具有用于数字分辨率的相同的n个位数，但是转换器级无需具有用于数字分辨率的相同的位数。另外，可以在转换器中实现多于三个的转换器级。
换言之，所有的转换器级可以接收相同的时钟信号，但是转换器级可以经由其相应的模拟输入信号和模拟输出信号串联连接或以级联构造连接。每个转换器级可以产生相应的数字输出信号，该数字输出信号可以组合以形成转换器100的总数字输出。
总输出信号可以基于来自转换器中的所有转换器级的所有的数字输出信号进行重构，并且可表示为：
VIN(s)=D1(s)+H-1(s)D2(s)+H-2(s)D3(s)+H-3(s)D4(s)+H-4(s)D5(s)+…
其中，如果每个转换器级都相同，Dx(s)是在频域中转换器级x处编码的数字输出信号乘以频域中的一个时钟的数字模拟转换器（DAC）波形（正弦波形，其中sinc(t)=sine(t)/t）并且H(s)是延迟转换器和放大器的组合传递函数。如果转换器级传递函数不同，则需要相应地修改等式。
转换器100可以是能够进行宽带宽操作的连续时间流水线ADC，带宽近似为具有10GHz时钟频率的500MHz至1GHz，例如在28nm CMOS制造工艺中制造的转换器。
图2示出了根据本公开的实施方案的转换器级200的简化框图。
根据实施方案，转换器级200可以包括产生数字输出信号的编码器210、产生重构信号的译码器220、产生延迟信号的延迟转换器230以及产生残余信号的放大器250，其中延迟信号可以是连续电流信号。
级k的转换器级的模拟输入信号V{k-1}可以由编码器210接收，编码器210利用时钟信号来产生数字输出信号Dk<n-1:0>。编码器210可以包括比较器组，比较器将模拟输入信号V{k-1}与多个预定电压电平进行比较以获得用于数字输出信号Dk<n-1:0>的n位。
译码器220可以接收来自同一转换器级200中的编码器210的数字输出信号Dk<n-1:0>。译码器220可以基于数字输出信号Dk<n-1:0>和时钟信号CLK来产生重构信号。译码器220可以产生作为电流信号的重构信号。任选地，译码器220可以包括输出滤波器（未示出），其对重构信号进行滤波以减少由于在模拟数字转换过程中的频率镜像产生的其高频噪声中的一些。译码器220中的输出滤波器可以是低通滤波器或带通滤波器。
延迟转换器230可以接收模拟输入信号V{k-1}并且可以产生延迟信号，延迟信号可以是连续电流信号。延迟转换器230可以基于时钟信号的周期将延迟信号自模拟输入信号延迟预定时间段。延迟需要与编码器210和译码器220中的延迟匹配，以使得传播到后续级的残余信号幅值最小化。延迟转换器230可以将延迟信号自模拟输入信号V{k-1}延迟时钟信号周期的1.5倍，因为编码器220和译码器230要花费大体1个时钟周期来重构原始的模拟输入信号V{k-1}，并且译码器230的零阶保持响应要花费大约0.5个时钟周期。延迟转换器230可以包括电压电流转换器，其基于模拟输入信号V{k-1}的电压来产生连续电流信号。
放大器250可以基于相应的延迟信号和相应的重构信号的电流之差来产生作为模拟输出信号的残余信号V{k}。放大器250可以放大相应的残余信号，以为级联中的下一转换器级提供信号增益。放大器250可以包括有损耗积分器。
任选地，转换器级200可以包括减法器240，减法器240从延迟信号中减去重构信号。
在转换器中的最后一个转换器级中，仅需要编码器210，因为在最后一个转换器级中不需要其它部件，因为最后一个转换器级不需要产生残余信号。
转换器级200的低频电压增益HLF需要恢复由于在转换器级200中产生残余信号的信号的减去而减少的电压摆动。HLF可以将级输出电压幅值恢复到与级输入信号近似相同的电平。一般地，增益HLF可设计成在2n-1和2n之间，其中n是编码器210的位分辨率。这是因为，在单个转换器级中，编码器210可以按2n电压电平将模拟输入新量化，并且模拟重构信号可具有2n信号电平。因此，当转换成残余信号的电压形式时，模拟输入信号与重构信号之差应当不大于转换器级的信号电平的范围的1/2n。为使得用下一转换器级中的相似信号电平来感测残余信号，残余信号可以放大2n-1至2n倍。这会使得残余信号放大而具有与模拟输入信号相似的电压摆动范围。放大残余信号可允许下一转换器级以相似的电压范围量化残余信号，并且从而减弱了转换器对噪声的敏感性。转换器级200的增益可通过设计预先设定，或者可以在操作中调整或编程。转换器级200可以输出增益值信号（未示出），以使能在数字模拟转换过程中进行总体信号的重构。转换器级200的低频增益HLF可以设定基于转换器级200的位分辨率的值。由于放大器250恢复了残余电压电平，所以在级联构造中转换器级的结构相同（或者是阻抗缩放的）。当ADC系统根据本发明运行时，最大残余输出电压幅值可以在流水线级的最大输入电压幅值的1.5倍之内。
图3示出了根据本公开的特征的转换器级300的简化框图。
根据实施方案，转换器级300可以包括产生数字输出信号的编码器310、产生重构信号的译码器320、产生延迟信号的延迟转换器330以及产生残余信号的放大器350，其中延迟信号可以是连续电流信号。
图3类似于图2，并且图3更详细地示出了延迟转换器330。
延迟转换器330可以接收两个信号V-{k-1}和V+{k-1}，它们可以是信号中所包含的正差动信号和负差动信号。延迟转换器330在两个分支中的每一个中接收信号V-{k-1}和V+{k-1}中的每一个。第一个分支可以包括串联连接的电阻器330.1、延迟器330.3和电阻器330.5。第二分支可以包括串联连接的电阻器330.2、延迟器330.4和电阻器330.6。电阻器330.1、延迟器330.3和电阻器330.5需要是阻抗匹配的，以避免信号反射或降级。如果信号源连接到ADC输入或者第一流水线级具有非零输出阻抗，则可以调节或者可以省略电阻器330.1和330.2。类似地，电阻器330.2、延迟器330.4和电阻器330.6需要是阻抗匹配的。另外，第一分支和第二分支需要是阻抗匹配的。延迟器330.3和330.4可以是连续时间延迟块，诸如发射线路延迟块、级联LC网格滤波器、有源RC延迟滤波器或RC、LC、LCR滤波器，并且可实现在集成芯片（IC）上。
在该构造中，如果正确地调整和匹配，延迟转换器330可在大多数频率范围内具有优良的性能。然而，提供延迟器330.3和330.4会需要专门制造的器件结构，占据了大量的电路空间。因此，该构造的成本对于大多数应用而言过高。
图4示出了根据本公开的实施方案的延迟转换器430的简化框图。
延迟转换器430示出了可选的设计，其中不是使用延迟器330.3和330.4，多个串联连接的滤波器431和432用作延迟器。延迟转换器430可以包括作为阻抗匹配电阻器的电阻器430.1、430.2、430.5和430.6，以及滤波器431和432，这些元件级联连接。滤波器431和432可彼此相同，并且可以使用多于一个的滤波器级。在该构造中附加的滤波器级可以提供更佳的相位匹配性能。
滤波器431可以包括电感器431.1和431.2以及电容器431.3和431.4。滤波器432可以包括电感器432.1和432.2以及电容器432.3和432.4。每个电感器可以与延迟转换器430的同一分支中的下一部件串联连接。每个电容器可以与另一分支中的下一部件串联连接，从而形成交叉构造。滤波器431和432还可称为网格LC滤波器。
在该构造中的延迟转换器430可以提供在低频范围内（例如，小于1GHz）的优良性能，但是可能不如图3中的延迟转换器330那样理想。然而，延迟转换器430需要明显少的电路空间，因为所有的部件能够容易制造和小型化。
图5示出了根据本公开的实施方案的转换器级的放大器550的简化框图。
放大器550可以包括运算放大器551、电容器552和555以及电阻器553和554。放大器550可以在转换器级接收电流信号，并且将电流信号转换成作为连续时间电压信号的残余信号（图5中图示为差动电压信号V-{k}和V+{k}）。
任选地，放大器550可以包括输出滤波器559，输出滤波器可以是低通滤波器或带通滤波器。输出滤波器559可以有助于减少输出电压信号中的由于模拟数字转换过程中的频率镜像导致的高频噪声中的一些。
在图5所示的构造中，放大器550可以具有负信号路径和正信号路径。负信号路径可具有彼此平行且包含在前馈路径中的电容器552和电阻器553。类似地，正路径可以具有彼此平行且包括在前馈路径中的电容器555和电阻器554。该构造可以形成放大器550中的有损耗积分器。
在操作中，如果放大器550实现在与延迟转换器330相同的转换器级中，则转换器级可以具有表示为如下的增益HLF：
HLF=H(0)=RF/(2RZ)
其中，RF是放大器550中的电阻器553和554的电阻值，并且RZ是延迟转换器330中的电阻器330.1、330.2、330.5和330.6的电阻值。
图6示出了根据本公开的实施方案的转换器级600的简化框图。
根据实施方案，转换器级600可以包括产生数字输出信号的编码器610、产生重构信号的译码器620、产生延迟信号的延迟转换器630以及产生残余信号的放大器650，其中延迟信号可以是连续电流信号。
任选地，转换器级600可以包括减法器640。
转换器级600类似于图2中的转换器级200，并且转换器级600示出了附加的细节。
在转换器级600中，编码器610可以包括多个编码器610.1至610.i。多个编码器610.1至610.i可以并联连接，每个都接收相同的模拟输入信号V{k-1}，但是可以接收来自时钟总线CLK的不同的时钟信号，其中不同的时钟信号交错或错开，使得多个编码器610.1至610.i可通过交错时钟信号触发以在不同时间执行其自身的模拟数字转换。优选地，交错或错开将模拟数字转换在时间上非常均匀地分散开。
相应地，译码器620可以包括多个译码器620.1至620.i。多个译码器620.1至620.i可以接收来自相应的编码器610.1至610.i的数字信号以转换成重构信号，该重构信号可以是模拟电流信号。多个译码器620.1至620.i可以并联连接，每个都接收来自时钟总线CLK的不同的时钟信号，其中不同的时钟信号交错或错开，使得多个译码器620.1至620.i可通过交错的时钟信号触发以在不同时间执行其自身的数字模拟转换。优选地，交错或错开将数字模拟转换在时间上非常均匀地分散开。
错开的输出信号可以在时间段上彼此重叠。多个编码器610.1至610.i以及多个译码器620.1至620.i的错开或交错的次序可以随时间重定序或混洗以使得错开或编码器与译码器失配最小化。
多个交错或错开的模拟数字转换可以提高总精度并且通过增加样本数量来扩展转换器级以及整个转换器的有效带宽。
可选地，通过例如将单个时钟信号拆分成多个时钟信号，不同的时钟信号可以基于单个输入时钟信号在转换器级600的内部产生，每个时钟信号都增加了预定的延迟时间。
来自多个译码器620.1至620.i的重构信号可以从来自延迟转换器630的延迟信号中减去。然而，因为有多个译码器620.1至620.i，所以其相应的重构信号会彼此冲突或妨碍。
如果多个译码器620.1至620.i是作为电流信号的同时驱动重构信号，则其信号幅值可能需要缩小，例如，按因数i缩小。然后，多个译码器620.1至620.i可以将作为电流信号的重构信号驱动到同一节点上。通过将重构信号中的每次按i的变化有效地平均，多个译码器620.1至620.i的同时驱动以及缩小驱动会对组合的重构信号产生平滑或滤波效果。
可选地，多个译码器620.1至620.i还可以通过其相应的交错或错开的时钟信号在其输出上交错或错开，使得多个译码器620.1至620.i中的仅一个可以在任意既定时间驱动重构信号。多个译码器620.1至620.i的交错或错开的输出可趋向于产生更高频的噪声，并且可占用附加的电路空间。
图7示出了根据本公开的实施方案的方法700。
方法700可以包括，在块710中，编码器可以基于模拟输入信号和时钟信号来产生数字输出信号。在块720中，译码器可以基于数字输出信号和时钟信号来产生重构信号。在块730中，延迟转换器可以基于模拟输入信号来产生延迟信号，延迟信号可以是电流信号。在块740中，放大器可以基于延迟信号和重构信号来产生残余信号。
图8A-8D示出了根据本公开的实施方案的信号图。
图8A示出了示例性的转换器级的模拟输入信号V{k-1}和模拟残余信号V{k}的电压信号图。
图8B示出了示例性的转换器级的模拟输入信号转换电流信号I{k-1}、延迟电流信号IDelayed以及重构电流信号IReconstructed的电流信号图。
I{k-1}可以是从模拟输入信号V{k-1}转换的无任何延迟的电流信号。延迟电流信号IDelayed可以由延迟转换器产生并且可是信号I{k-1}的延迟变化形式。重构电流信号IReconstructed由译码器产生，译码器基于来自编码器的数字输出信号来产生重构电流信号。注意的是，由于编码器和译码器中的延迟，重构电流信号IReconstructed具有自原始模拟输入信号的延迟。
图8C示出了示例性的转换器级的差动信号–(IDelayed-IReconstructed)的电流信号图。
差动信号–(IDelayed-IReconstructed)也可以是电流信号，其表示转换器成电流信号的延迟原始信号与基于转换器级的数字输出的重构电流信号之间的差。该差别信号可由放大器接收以产生用于转换器级输出的模拟残余信号(图8中的V{k})。
图8D示出了由来自示例性的多级转换器的总的组合数字输出信号重构的模拟信号的信号强度与频率的曲线图。图8D的曲线图示出了，由总的组合数字输出信号重构的模拟信号在大约100MHz的频率（模拟输入信号的频率V{k-1}）具有0dB的最大信号强度。虽然更高频率的噪声随着频率增加而增加，但是自接近100MHz的低频范围的关注频率范围的噪声电平相对低，并且这还提供了充足的信号裕度，并且因此表明了本发明中转换器的大的精度。
应理解的是，本公开不限于上述实施方案，并且可以解决存在冲突指定的任何数量的规划和实施方案。
虽然已经结合多个示例性实施方案描述了本公开，但是应当理解所使用的术语是用于描述和示例的术语，而不是限制的术语。可以在随附权利要求书的范围内进行改变，如之前所陈述和所修改的，而不偏离本公开方案的范围和主旨。虽然已结合特定装置、材料和实施方案描述了公开，本公开不意在局限于所公开的特定细节，相反本公开要扩展至诸如在随附权利要求书的范围内的所有功能上等同的结构、方法和用途。
虽然计算机可读介质可描述为单个介质，术语“计算机可读介质”包括单个介质或多个介质，诸如集中式或分布式数据库和/或存储一个或多个指令集的关联的超高速缓存和服务器。术语“计算机可读介质”还应包含能够对指令集进行存储、编码或携载以便由处理器执行或者使计算机系统执行本文所公开的实施方案中的任一个或多个的任何介质。
计算机可读介质可以包括一个或多个非暂态性计算机可读介质和/或包括一个或多个暂态性计算机可读介质。在特定的非限制性的、示例性的实施方案中，计算机可读介质可以包括诸如存储卡的固态存储器，或者容纳一个或多个非易失性只读存储器的其它封装件。此外，计算机可读介质可以是随机存取存储器或其它易失性可重写存储器。另外，计算机可读介质可以包括磁光介质或光介质，诸如磁盘或磁带或其它捕获在传输介质传达的诸如信号的载波信号的其它存储装置。因此，视为本公开包含可以在其中存储数据或指令的任何计算机可读介质或其它等同和后继的介质。
虽然本公开描述了可实现为计算机可读介质中的代码段的具体实施方案，应理解的是诸如专用集成电路、可编程逻辑阵列和其它硬件装置的专用硬件实现能够构造成实现本文所描述的一个或多个实施方案。可以包括本文所阐述的各个实施方案的应用可广泛地包含各种电子和计算机系统。因此，本申请可涵盖软件、固件以及硬件或其组合的实现方式。
本说明书描述了可在参考了特定标准和协议的特定实施方案中实现的部件和功能，本公开不限于这些标准和协议。这些标准可定期由具有基本相同功能的更快且更高效的等同的标准和协议替代。因此，具有相同或相似功能的替代的标准和协议视为其等同。
本文所描述的实施方案的说明意在提供各个实施方案的一般性理解。图示不意在用于对使用本文所描述的结构或方法的装置和系统的全部元件和特征进行完整描述。在考察本公开之后，许多其它的实施方案对于本领域技术人员而言是显然的。其它实施方案可以使用且从公开中获得，使得可以在不偏离本公开的范围的情况下做出结构和逻辑的替代和变化。另外，图示仅为了示例，而不是按比例绘制的。图示内的一些比例可以放大，而其它比例可以最小化。因此，公开内容和附图应视为示例性的而不是限制性的。
本公开的一个或多个实施方案可在本文中单独地和/或统一地称为术语“公开”，仅是为了方便，而不意在将本申请的范围自动地限制为任何特定公开或创造性构思。而且，虽然本文已经图示和说明了具体的实施方案，应理解的是设计成实现相同或相似目的的任何后续布置可替代图示的具体实施方案。本公开意在涵盖各个实施方案的任何以及所有的后续改进或变化。在考察说明书之后，上述实施方案以及本文未特别描述的其它实施方案的组合将对于本领域技术人员而言是显而易见的。
另外，在前面的详细说明中，为使公开顺畅的目的，可以将各种特征组合在一起或者在单个实施方案中对各个特征进行描述。本公开不应解释为反映了权利要求的实施方案需要比每个权利要求中明确记述的更多的特征的意图。相反，如下面的权利要求书所反映的，发明主题可涉及任何所公开的实施方案中的少于全部特征。因此，下面的权利要求书合并到详细说明中，每个权利要求独立地限定单独进行权利要求的主题。
上文公开的主题应视为示例性的，而非限制性的，并且随附的权利要求书意在涵盖落在本公开的真正精神和范围内的所有这样的修改、提高和其它实施方案。因此，在法律所允许的最大范围内，本公开的范围由下面权利要求及其等同内容的所许可的最宽泛解释来确定，而不应受前面的详细说明限制或限定。

Claims (16)

1.一种转换器，包括：
串联连接的多个转换器级，
每个转换器级接收时钟信号和相应的连续时间模拟输入电压，并且产生相应的模拟输出信号和相应的数字输出信号；
其中中间的转换器级都包括：
编码器，其基于所述相应的连续时间模拟输入电压和所述时钟信号来产生所述相应的数字输出信号；
译码器，其基于所述相应的数字输出信号和所述时钟信号来产生作为电流信号的相应的重构信号；
延迟转换器，其基于所述相应的连续时间模拟输入电压来产生作为连续时间电流信号的相应的延迟信号；以及
放大器，其基于表示所述相应的延迟信号和所述相应的重构信号的电流之差来产生相应的残余信号。
2.根据权利要求1所述的转换器，其中所述相应的数字输出信号组合以形成所述转换器的数字输出。
3.根据权利要求1所述的转换器，其中基于所述时钟信号的周期将所述相应的延迟信号自所述相应的连续时间模拟输入电压延迟预定时间段。
4.根据权利要求1所述的转换器，其中所述相应的延迟信号自所述相应的连续时间模拟输入电压延迟所述时钟信号的周期的1.5倍。
5.根据权利要求1所述的转换器，其中所述放大器利用基于相应的编码器的位分辨率设定的增益来放大所述相应的残余信号。
6.根据权利要求1所述的转换器，其中所述放大器对所述相应的残余信号进行滤波。
7.根据权利要求1所述的转换器，其中所述相应的残余信号是电压信号。
8.根据权利要求1所述的转换器，其中每个所述转换器级输出增益信号。
9.一种用于连续时间过采样的方法，包括：
通过编码器基于连续时间模拟输入电压和时钟信号来产生数字输出信号；
通过译码器基于所述数字输出信号和所述时钟信号来产生作为电流信号的重构信号；
通过延迟转换器基于所述连续时间模拟输入电压来产生作为连续时间电流信号的延迟信号；
通过放大器基于表示所述延迟信号和所述重构信号的电流之差来产生残余信号。
10.根据权利要求9所述的方法，其中所述残余信号进一步转换成数字信号。
11.根据权利要求9所述的方法，其中基于所述时钟信号的周期将所述延迟信号自所述连续时间模拟输入电压延迟预定时间段。
12.根据权利要求9所述的方法，其中所述延迟信号自所述连续时间模拟输入电压延迟所述时钟信号的周期的1.5倍。
13.根据权利要求9所述的方法，其中所述放大器利用基于所述编码器的位分辨率设定的增益来放大所述残余信号。
14.根据权利要求9所述的方法，其中所述放大器对所述残余信号进行滤波。
15.根据权利要求9所述的方法，其中所述残余信号是电压信号。
16.根据权利要求9所述的方法，其中每个所述转换器级都输出增益信号。
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