CN104051385A - 堆叠式半导体结构及其形成方法 - Google Patents

Abstract

本发明提供了一种堆叠式半导体结构及其形成方法。堆叠式半导体结构包括第一衬底。多层互连件设置在第一衬底上方。金属部设置在多层互连件上方。第一接合部件位于金属部上方。第二衬底具有正面。腔在第二衬底中从正面延伸至深度D处。活动结构设置在第二衬底的正面上方并悬置在腔上方。活动结构包括介电膜、位于介电膜上方的金属单元和位于金属单元上方的覆盖介电层。第二接合部件位于覆盖介电层上方并接合至第一接合部件。第二接合部件延伸穿过覆盖介电层并电连接至金属单元。

Description

堆叠式半导体结构及其形成方法

相关申请的交叉引用

本申请要求于2013年3月13日提交的标题为“Stacked SemiconductorStructure and Method of Forming the Same”的美国临时申请第61/799,992号的优先权，其内容结合于此作为参考。

本申请涉及在同一天提交的标题为“Stacked Semiconductor Structureand Method of Forming the Same”的第_号的共同受让美国专利申请（代理卷号：TSM2013-0064），其内容结合于此作为参考。

技术领域

本发明通常涉及堆叠式半导体结构，更具体而言，涉及包括微机电系统（MEMS）器件和互补金属氧化物半导体（CMOS）器件的堆叠式半导体结构以及形成堆叠式半导体结构的方法。

背景技术

微机电系统（MEMS）器件一种部件为非常小规模的技术。MEMS器件可具有在微米尺寸范围内，有时在纳米尺寸范围内的部件。典型的MEMS器件可包括处理电路以及用于各种类型的传感器的机械部件。MEMS应用包括诸如运动传感器、加速计和陀螺仪的惯性传感器的应用。其他MEMS的应用包括诸如活动反射镜的光学应用、诸如RF开关和谐振器的RF应用和生物传感结构。

对具有更高性能的更小IC的需求已引起堆叠器件的发展，其中，堆叠器件中的一个专用于MEMS应用而堆叠器件中的另一个专用于逻辑电路或其他类型的CMOS电路。然而，由于不同的电路制造技术的集成问题，因此很难制造具有多种功能的堆叠式半导体器件。已经实施针对包括MEMS器件和CMOS器件的这些堆叠式半导体器件的配置和制造方法的各种技术以尝试和进一步提高这些集成半导体器件的性能。

发明内容

根据本发明的一个方面，提供了一种堆叠式半导体结构，包括：第一衬底，具有设置在第一衬底上方的至少一个晶体管；多层互连件，设置在至少一个晶体管上方并且电连接至至少一个晶体管；金属部，设置在多层互连件上方；第一接合部件，位于金属部上方；第二衬底，具有正面；腔，在第二衬底中从正面延伸到深度D处；活动结构，设置在第二衬底的正面上方且悬置在腔上方，活动结构包括位于正面上方的介电膜、位于介电膜上方的金属单元和位于金属单元上方的覆盖介电层；以及第二接合部件，位于覆盖介电层上方且接合至第一接合部件，第二接合部件延伸穿过覆盖介电层并电连接至金属单元。

优选地，活动结构还包括位于介电膜上的与金属单元相对的金属段，金属段位于介电膜和第二衬底的正面之间。

优选地，活动结构还包括位于金属段和第二衬底的正面之间的介电层。

优选地，活动结构的金属单元的多个部分和位于第一衬底上方的金属部的多个部分构成具有可变电容的微加工电容器。

优选地，第一衬底的宽度W₂大于第二衬底的宽度W₁。

优选地，该堆叠式半导体结构还包括：衬底通孔（TSV），从与正面相对的背面延伸穿过第二衬底以电连接金属单元。

优选地，该堆叠式半导体结构还包括：密封圈，由接合的第一接合部件和第二接合部件的一部分组成，密封圈环绕金属单元和金属部。

优选地，介电膜的厚度与金属单元的厚度的比率范围在约2至约7之间。

优选地，金属单元和金属部包括：至少一个信号元件和与至少一个信号元件相邻的至少一个下拉元件，至少一个信号元件和至少一个下拉元件分隔开一间隙。

优选地，该堆叠式半导体结构进一步包括：设置在金属部的至少一个下拉元件上方的介电凸块。

根据本发明的另一方面，提供了一种堆叠式半导体结构，包括CMOS器件和MEMS器件。CMOS器件包括：第一衬底；多层互连件，设置在第一衬底上方；底部电极，设置在多层互连件上方；第一接合部件，位于底部电极上方。MEMS器件包括：第二衬底，具有正面；腔，在第二衬底中从正面延伸到深度D处；柔性介电膜，设置在第二衬底的正面上方且悬置在腔上方，柔性介电膜的厚度范围介于0.5微米至约5微米之间；顶部电极，设置在柔性介电膜上方；覆盖介电层，设置在顶部电极上方；以及第二接合部件，位于覆盖介电层上方且接合至第一接合部件，其中，顶部电极和底部电极构成具有可变电容的电容器。

优选地，该堆叠式半导体结构进一步包括位于柔性介电膜上的与顶部电极相对的金属段，并且金属段位于柔性介电膜和第二衬底的正面之间。

优选地，该堆叠式半导体结构进一步包括位于金属段和第二衬底的正面之间的介电层。

优选地，该堆叠式半导体结构进一步包括由接合的第一接合部件和第二接合部件的一部分组成的密封圈，其中，密封圈环绕顶部电极和底部电极。

优选地，柔性介电膜的厚度与顶部电极的厚度的比率范围介于约2至约7之间。

优选地，该堆叠式半导体结构进一步包括设置在底部电极上方和顶部电极下方的介电凸块。

优选地，顶部电极和底部电极均包括铝、铜、铝/铜合金、钛、钽、钨、金属硅化物或它们的组合。

根据本发明的又一方面，提供了一种形成堆叠式半导体结构的方法，包括：提供具有在第一衬底上方设置的至少一个晶体管的第一衬底；在至少一个晶体管上方形成多层互连件并将多层互连件电连接至至少一个晶体管；在多层互连件上方形成金属部；在部分金属部上方形成第一接合部件；提供具有正面的第二衬底；在第二衬底的正面上方形成柔性介电膜；在柔性介电膜上方形成金属单元；在金属单元和柔性介电膜上方形成覆盖介电层；蚀刻部分覆盖介电层以暴露金属单元；在覆盖介电层上方形成第二接合部件并接触金属单元；蚀刻部分覆盖介电层和柔性介电膜，从而形成穿孔以暴露部分第二衬底；穿过穿孔蚀刻部分第二衬底以在第二衬底中形成腔，从而形成悬置在腔上方的包括柔性介电膜、金属单元和覆盖介电层的活动结构；以及将第一接合部件接合至第二接合部件。

优选地，活动结构的金属单元的多个部分和金属部的多个部分构成具有可变电容的微加工电容器。

优选地，介电膜的厚度与金属单元的厚度的比率范围介于约2至约7之间。

附图说明

根据以下具体描述和附图，可以理解本发明的各个方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚讨论起见，可以任意增大或缩小各种部件的尺寸。

图1A是根据本发明一个或多个实施例的包括位于衬底上的多个MEMS芯片的晶圆的俯视图；

图1B是根据本发明一个或多个实施例的图1A中的单个MEMS芯片的放大图；

图2A至图2H是根据本发明一个或多个实施例的处于不同制造阶段的堆叠式半导体结构中的MEMS器件的截面图；

图3A至图3E是根据本发明一个或多个实施例的处于不同制造阶段的堆叠式半导体结构中的CMOS结构的截面图；

图4A和图4B是根据本发明一个或多个实施例的处于不同制造阶段的包括MEMS器件和CMOS器件的堆叠式半导体结构的截面图；

图5A至图5E是根据本发明一个或多个实施例的处于不同制造阶段的包括MEMS器件和CMOS器件的堆叠式半导体结构的截面图；以及

图6是根据本发明一个或多个实施例的形成包括MEMS器件和CMOS器件的堆叠式半导体结构的方法流程图。

具体实施方式

以下详细论述了示例性实施例的制作和使用。然而，应当认识到，本发明提供了许多可以在各种具体环境中具体化的可应用发明概念。所论述的具体实施例仅仅是说明性的但没有限制本发明的范围。另外，诸如“顶部”、“在…之前”、“在…之下”、“在…之后”的空间相对位置的术语，是用于提供部件之间的相对关系和并不打算暗示任何绝对方位。为了简化和清楚起见，以不同比例任意绘制各种部件。

根据本发明的一个或多个实施例，一种堆叠式半导体结构包括微机电系统（MEMS）器件和互补金属氧化物半导体（CMOS）器件。MEMS器件包括运动传感器（例如，陀螺仪或加速计）、RF MEMS器件（例如，RF开关、谐振体或滤波器）、MEMS磁力计、光学MEMS器件（例如，MEMS微反射镜）、MEMS振荡器、MEMS麦克风、和/或任何其他MEMS型器件。CMOS器件包括逻辑器件、存储器件（例如，静态随机存取存储器（SRAM））、射频（RF）器件、输入/输出（I/O）器件、芯片上系统（SoC）、其他合适类型的器件或它们的组合。

图1A是包括在衬底201（也称为MEMS衬底201）上标记的多个MEMS芯片101的晶圆100的俯视图。划线102在MEMS芯片101之间将其划分成多个MEMS芯片101。图1B是图1所示单个MEMS芯片101的放大图。根据本发明的一个或多个实施例，在MEMS衬底201的芯片区域101内形成至少一个MEMS器件。MEMS衬底201将经历各种清洗、沉积、蚀刻、图案化、释放和掺杂步骤以形成至少一个如前述文本中提到的MEMS器件。本文中的术语“衬底”通常指在其上形成各种层和MEMS结构的块状衬底。在一些实施例中，块状衬底包括硅衬底、绝缘体上硅（SOI）衬底或锗衬底。这种层的实例包括介电层、掺杂层、多晶硅层、或导电层。

图2A至图2H是根据本发明的形成堆叠式半导体结构的各个实施例的堆叠式半导体结构中的MEMS器件处于不同制造阶段的截面图。可以在图2A至图2H中的制造阶段之前、期间或之后提供额外的工艺。对各个附图进行简化以更好地理解本发明的发明概念。

参见图2A，其是MEMS器件200的衬底201（也被称为MEMS衬底201）的一部分的截面放大图。

在图2A至图2H的实施例中，将MEMS器件200称为RF MEMS开关器件。RF MEMS开关器件包括微加工电容器的柔性顶部电极。通过电容器的柔性顶部电极的向上（up-state）、向下状态（down-state），RF MEMS开关器件的电容可变为开关以控制RF信号的传输。在图2A至图2H中的实施例中，将MEMS衬底201称为硅衬底。在MEMS衬底201的顶面上形成介电层203。在随后的蚀刻工艺中，介电层203比MEMS衬底201具有更高的抗蚀刻阻力以从MEMS衬底201的顶面释放介电层203。在之后的文本中将会具体描述细节。在一些实例中，介电层203包括氧化硅、氮化硅或氮氧化硅。在某些实例中，介电层203的厚度范围介于约500埃至约1200埃之间。介电层203的形成方法包括化学汽相沉积（CVD）、低压CVD（LPCVD）、常压CVD（APCVD）、等离子体增强CVD（PECVD）或它们的组合。

使用各种沉积工艺、光刻图案化工艺、蚀刻工艺或它们的组合形成金属层以在介电层203上方形成金属段205A-205C。在一些实例中，金属层包括铝、铜、铝/铜合金、钛、钽、钨、金属硅化物或它们的组合。在某些实例中，金属段205A-205C的厚度范围介于约3000埃至约7000埃之间。

参考图2B，在金属段205A-205C和介电层203上方形成介电层207。介电层207提供机械强度和刚度以在MEMS器件200中用作活动结构的柔性悬置膜或横梁。也可将介电层207称为介电膜207。在某些实例中，介电膜207的厚度范围介于约0.5微米至约5微米之间。介电膜207可包括氧化硅、氮化硅、氮氧化硅或任何适合的材料。介电膜207的形成方法包括化学汽相沉积（CVD）、低压CVD（LPCVD）、常压CVD（APCVD）、等离子体增强CVD（PECVD）或它们的组合。

在形成介电膜207之后，在介电膜207中形成开口209以暴露金属段205B和205C的一部分。使用各种光刻图案化工艺、蚀刻工艺（包括干刻蚀和湿刻蚀）来形成开口209。

参考图2C，沿着开口209的内表面以及在金属段205B和205C的暴露部分上，在介电膜207上共形地形成金属层。使用各种光刻图案化工艺、蚀刻工艺或它们的组合图案化金属层，从而在介电膜207上方形成金属单元211A-211D。在一些实例中，金属单元211A-211D包括铝、铜、铝/铜合金、钛、钽、钨、金、金属硅化物或它们的组合。在某些实例中，金属单元211A-211D的厚度范围介于约3000埃至约7000埃之间。

在MEMS器件200中，也可将金属单元211A-211C称为顶部电极。沿着开口209的内表面以及金属段205B和金属段205C的暴露部分上，金属单元211B和金属单元211C分别位于部分介电膜207上。被配置为连接电源与MEMS器件200的金属单元211B和211C是顶部电极的下拉元件。金属单元211A与金属单元211B和211C相邻。通过间隙与金属单元211B和211C分离的金属单元211A被配置为传输MEMS器件200的信号。将金属单元211A称为顶部电极的信号元件。

参考图2D，沿着开口209的内表面以及在介电膜207的暴露部分上，在金属单元211A-211D上共形地形成覆盖介电层213。覆盖介电层213可以包括氧化硅、氮化硅、氮氧化硅或任何合适的材料。在某些实例中，覆盖介电层213的厚度范围介于约500埃至约1200埃之间。覆盖介电层213的形成方法包括化学汽相沉积（CVD）、低压CVD（LPCVD）、常压CVD（APCVD）、等离子体增强CVD（PECVD）、或它们的组合。覆盖介电层213可保护下面的金属单元211A-211D或顶部电极免受后续工艺（诸如接合）的破坏。

在覆盖介电层213中形成多个通孔215以暴露金属单元211B、211C、和211D的一部分。使用各种光刻图案化工艺、蚀刻工艺（包括干蚀刻或湿蚀刻）形成通孔215。

参考图2E，在部分覆盖介电层213上且在多个通孔215中形成分别与金属单元211B、211C和211D接触的接合部件217A和217B。接合部件（217A和217B）包括诸如金属材料或半导体材料的导电材料。接合部件的金属材料包括铝、铜或铝/铜合金。接合部件的半导体材料包括硅或锗。通过在图案化的覆盖介电层213上沉积导电材料并过填充通孔215，然后根据MEMS器件200的设计需求图案化导电材料而形成接合部件（217A和217B）。沉积工艺包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、等离子体增强CVD（PECVD）、低压CVD（LPCVD）、原子层CVD（ALCVD）、常压CVD（APCVD）、其他沉积方法或它们的组合。使用光刻图案化工艺、蚀刻工艺、其他合适的工艺或它们的组合来图案化导电材料。

接合部件217A分别接触金属单元211B和211C，其被配置为提供从外部电源至MEMS器件200的顶部电极的下拉元件（金属单元211B和211C）的电路。结合部件217B位于MEMS器件200的边缘处，并形成环绕接合部件217A、顶部电极的信号元件（金属单元211A）和顶部电极的下拉元件（金属单元211B和211C）的封闭环状密封圈。在金属单元211D上方形成结合部件217B。由于金属单元211D的存在，结合部件217B基本上与位于金属单元211B或211C上方的接合部件217A共面。由于接合部件217A与结合部件217B的共面性，因此在随后的接合工艺中，MEMS器件200能够具有与CMOS器件更好的接合界面和接合强度。

参考图2F，在如图2E所示的MEMS器件200中形成穿孔219。穿孔219延伸穿过覆盖介电层213、介电膜207、介电层203并暴露部分MEMS衬底201。通过使用各种光刻图案化工艺、蚀刻工艺（包括干蚀刻或湿蚀刻）来形成穿孔219。在一些实例中，在含氟环境中通过干蚀刻工艺中形成穿孔219。

参考图2G，在图2F所示的MEMS器件200的边缘处形成凹槽221A。凹槽221A位于接合部件217B的外部。凹槽221A延伸穿过覆盖介电层213、介电膜207、介电层203和部分MEMS衬底201。通过使用各种光刻图案化工艺、蚀刻工艺（包括干蚀刻或湿蚀刻）来形成凹槽221A。

参考图2H，在图2G所示的MEMS衬底201中形成腔223以及在凹槽221A的位置处形成凹槽221B。在一些实例中，在含氟环境中穿过穿孔219和凹槽221A实施干蚀刻工艺以各向同性蚀刻部分MEMS衬底201，从而形成腔223和凹槽221B。在形成腔223和凹槽221B的蚀刻工艺中，介电层203、介电膜207和覆盖介电层213比MEMS衬底201具有更高的抗蚀刻阻力。MEMS衬底201相对于介电层203、介电膜207或覆盖介电层213的蚀刻选择比大于50。

在形成腔223之后，活动结构250从MEMS衬底201释放并悬置在腔223的上方。活动结构250包括夹在活动顶部电极（金属单元211A至211C）和金属段（205A至205C）之间的介电膜207。活动结构250还包括分别位于活动结构250的顶面和底面上的覆盖介电层213和介电层203。腔223从介电层203的底面至腔223的底面具有深度D。深度D大于1微米以保证活动结构250的运动。

在图2A至图2H的实施例中，活动结构250是具有设置在介电膜207两侧的金属层（例如，金属单元211A-211C或金属段205A-205C）和介电层（例如，覆盖介电层213或介电层203）的对称结构。位于介电膜207的底面上方的金属段205A-205C和介电层203可平衡来自介电膜207的顶面上方的金属单元211A-211C和覆盖介电层213的压力。由于两侧的压力平衡，因此活动结构250不能向上弯曲或向下弯曲。在某些实施例中，活动结构250是具有仅设置在介电膜207的顶面上方的金属层（例如，金属单元211A-211C）和介电层（例如，覆盖介电层213）的非对称结构。

介电层207提供机械强度和刚度以在MEMS器件200中用作活动结构的柔性悬置膜或横梁。在一些实例中，介电膜207的厚度与金属单元211A-211C或金属段205A-205C的厚度的比率范围介于约2至约7之间。在某些实例中，介电膜207的厚度与介电层203或覆盖介电层213的厚度的比率范围在约5至约70之间。

图3A至图3E是根据形成堆叠式半导体结构的各个实施例的堆叠式半导体结构中的CMOS器件300处于不同制造阶段的截面图。在图3A至图3E的制造阶段之前、期间或之后可提供额外的工艺。对各个附图进行简化以更好地理解本发明的发明概念。

类似于MEMS器件200，如图1A和1B所示，在CMOS衬底的芯片区域内形成CMOS器件300。在晶圆形式的CMOS衬底中的COMS芯片之间通过划线划分成多个COMS芯片。CMOS衬底将经历各种清洗、沉积、图案化、蚀刻、和掺杂步骤以在芯片区域内形成至少一个CMOS器件。CMOS器件包括逻辑器件、存储器件（例如，静态随机存取存储器（SRAM））、射频（RF）器件、输入/输出（I/O）器件、芯片上系统（SoC）、其他合适类型的器件或它们的组合。可在包括晶体管、电阻器的CMOS器件中形成可通过互连层连接至额外的集成电路的各种器件结构。

参考图3A，其是CMOS器件300的放大截面图。CMOS器件300包括衬底301（也被称为CMOS衬底301）。在所示实施例中，CMOS衬底301是包含硅的半导体衬底。可选或额外地，CMOS衬底301包括另一种元素半导体（诸如锗）、化合物半导体（包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟）、合金半导体（包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP）、或它们的组合。衬底301可以是绝缘体上半导体（SOI）。CMOS器件300还可包括位于CMOS衬底301上方的各种器件结构（未示出）。各种器件结构可包括晶体管、电阻器和/或电容器。

CMOS器件300还包括设置在CMOS衬底301的正面上方的多层互连件（MLI）350。MLI350连接至各种器件结构或CMOS器件300的部件。MLI350包括各种导电部件，其可以是不同层中的垂直互连件（诸如V1和V2）和不同层中的水平互连件（诸如线305A和305B）。MLI350中的各种导电部件包括铝、铜、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或它们的组合。通过包括沉积、光刻图案化和蚀刻工艺的适合工艺来形成MLI350中的导电部件以形成垂直和水平互连件。

MLI350的各种导电部件设置在层间介电（ILD）层303内。在一些实例中，ILD层303可具有多层结构。ILD层303可包括二氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅玻璃（PSG）、硼磷硅玻璃（BPSG）、氟化硅玻璃（FSG）、掺碳硅氧化物、低k介电材料或它们的组合。ILD层303的形成工艺包括化学汽相沉积（CVD）、PECVD、LPCVD、APCVD、其它沉积方法或它们的组合。

仍参考图3A，CMOS器件300还包括形成在ILD层303上且连接至MLI350的多个金属部（307A-307D）。通过包括沉积、光刻图案化和蚀刻工艺的合适工艺来形成金属部（307A-307D）。金属部（307A-307D）包括诸如铝、铝/硅/铜合金、钛、氮化钛、钨、金、金属硅化物或它们的组合的导电材料。

在所示实施例中，在CMOS器件300中，将金属部307A-307C称为底部电极。相应于MEMS器件200中的顶部电极的下拉元件（金属单元211B和221C），金属部307B和307C为底部电极的下拉元件，其被配置为连接CMOS器件300与电源。相应于MEMS器件200中的顶部电极的信号元件（金属单元211A），CMOS300中的金属部307A被称为底部电极的信号元件，其被配置为与MEMS器件200的顶部电极（金属单元211A）协作传输信号。金属部307A与金属部307B和307C相邻。金属部307A通过间隙与金属部307B和307C分离。金属部307D被配置为在后续工艺中与形成在金属部307D上方的接合部件连接。

参考图3B，在金属部（307A-307D）和CMOS器件300暴露的ILD层303上形成介电层309。介电层309包括二氧化硅、氮化硅、氮氧化硅、TEOS氧化物、PSG、BPSG、FSG、掺碳硅氧化物、低k介电材料或它们的组合。去除部分介电层309以在金属部307B和307C（底部电极的下拉元件）上形成介电凸块309A。介电层309的剩余部分覆盖金属部307D并暴露部分金属部307D。

参考图3C，在图3B所示的CMOS器件300上形成保护介电层311。保护介电层311包括二氧化硅、氮化硅、氮氧化硅，TEOS氧化物、PSG、BPSG、FSG、碳掺碳氧化硅、低k介质材料或它们的组合。保护介电层311可保护下面的金属部（307A-307D）或底部电极免受后续工艺（诸如接合）的破坏。因为在金属部307A上没有介电凸块309A，因此由金属部307B和307C上的介电凸块309A和保护介电层311组成的组合凸块的高度大于单独在金属部307上的保护介电层311的高度。在堆叠式结构的移动操作期间，组合凸块可以阻止MEMS器件200的顶部电极的下拉元件（金属单元211B和211C）接触CMOS器件300的底部电极的下拉元件（金属部307B和金属部307C）。如果在顶部电极和底部电极之间存在残余静电力，则组合凸块还可在MEMS器件200中的顶部电极上提供反作用力以防止粘附在CMOS器件300的底部电极上。

参考图3D，延伸穿过保护介电层311和介电层309形成孔313以暴露部分金属部307D。通过包括光刻图案化和蚀刻工艺的合适工艺来形成孔313。

参考图3E，在图3D所示的CMOS器件300上方形成接合部件315A和315B。在部分保护介电层311上且在孔313中形成与金属部307D接触的接合部件315A。接合部件315A被配置为提供从外部电源穿过接合部件217A和MLI350到MEMS器件200的顶部电极的下拉元件的电路径。在CMOS器件300的边缘处，在部分保护介电层311上形成接合部件315B。接合部件315B形成环绕接合部件315A、底部电极的信号元件（金属部307A）和底部电极的下拉元件（金属部307B和307C）的封闭环状密封圈。在金属部307D上方形成接合部件315B。在一些实例中，接合部件315A基本上与接合部件315B共面。

接合部件（315A和315B）包括诸如金属材料或半导体材料的导电材料。接合部件的金属材料包括铝、铜或铝/铜合金。接合部件的半导体材料包括硅或锗。通过在图案化的保护介电层311上沉积导电材料并过填充通313，然后根据MEMS器件200的设计需求图案化导电材料而形成接合部件（315A和315B）。导电材料的沉积工艺包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、等离子体增强CVD（PECVD）、低压CVD（LPCVD）、原子层CVD（ALCVD）、常压CVD（APCVD）、其他沉积方法或它们的组合。使用光刻图案化工艺、蚀刻工艺、其他合适的工艺或它们的组合来图案化导电材料。

图4A至图4B是根据本发明一个或多个实施例的包括MEMS器件200和CMOS器件300的堆叠式半导体结构400处于不同制造阶段的截面图。

参考图4，将MEMS器件200接合至CMOS器件300以形成堆叠式半导体结构400。在所示实施例中，MEMS器件200的接合部件217A和217B分别接合至CMOS器件300的接合部件315A和315B。接合部件217A接触接合部件315A，并且与接合部件315A协作来电连接MEMS器件200和CMOS器件300。接合部件217B接触接合部件315B，并且与接合部件315B协作以形成封闭环状组合密封圈。封闭环状组合密封圈环绕MEMS器件200的活动结构250（包括顶部电极）、CMOS器件300的底部电极和接合部件217A和315A。封闭环状组合密封圈位于堆叠式半导体结构400的边缘处，并且保护内部的顶部电极和底部电极免受后续工艺或堆叠式半导体结构400的操作中的潮湿或其他化学品的破坏。活动结构250（包括顶部电极）和底部电极密封在MEMS衬底201和CMOS衬底301之间。由于接合部件217A至217B和接合部件315A至315B夹置在MEMS器件200和CMOS器件300之间，因此活动结构250悬在CMOS器件300的正面上方。

在某些实例中，执行共晶接合工艺以接合MEMS器件200和CMOS器件300。通过加热接触的两种（或两种以上的）材料以使这两种（或两种以上）材料共同扩散以形成合金组合物来执行共晶接合工艺。由于结合部件（217A-217B和315A-315B）包括金属材料或半导体材料，因此共晶接合工艺可形成金属/金属接合（例如，铝/铝接合）界面或金属/半导体材料接合（例如，Al/GE接合）界面。

参考图4B，在接合工艺之后，从与MEMS衬底201的活动结构250相对的背面减薄堆叠式半导体器件400的MEMS衬底201。在至少一个实施例中，将诸如化学机械抛光（CMP）工艺、研磨和/或化学蚀刻的平坦化工艺应用于MEMS衬底201的背面以减小MEMS衬底201的厚度。在一些实施例中，在对MEMS衬底201的背面进行减薄之后，去除图4A所示MEMS衬底201位于凹槽221B上方的部分。因此，在堆叠式半导体结构400中，减薄的MEMS衬底201的宽度W₁小于CMOS衬底301的宽度W₂。CMOS器件300的边缘附近的多个金属部307D延伸至MEMS器件200的边缘之外。在后续工艺中，CMOS器件300的边缘附近的金属部307D能够形成与外部电路的电连接结构。

在减薄工艺之后，去除部分保护介电层311以暴露CMOS器件300的边缘附近的金属部307D。在CMOS器件300的边缘附近的金属部307D上方形成电连接结构401以连接到外部电路。在一些实例中，如图4B所示，电连接结构401是由引线接合工艺制成的引线。在某些实例中，电连接结构401是由凸块工艺制成的焊料凸块。因此，由MEMS器件200和CMOS器件300集成为堆叠式半导体结构400。CMOS器件300和MEMS器件200可通过电连接结构401、金属部（307A-307D）、MLI350、结合部件315A、和金属单元211B-211C连接至外部电路。

以下描述包括至少一个RF MEMS开关器件200的堆叠式半导体结构400的操作。当活动结构250（包括柔性顶部电极）处于“向上”状态时，MEMS器件200中的顶部电极和CMOS器件300中的底部电极之间的电容为“低”。在金属部307A（底部电极的信号元件）中传输的RF信号一直沿着金属部307A行进。RF信号处于“导通”状态。

当在顶部电极的下拉元件（金属单元211B-211C）和底部电极的下拉元件（金属段307B-307C）之间施加预定电压时，静电力牵引活动结构250（包括柔性顶部电极）并向下塌陷至处于“向下”状态的底部电极。顶部电极的信号元件（金属单元211A）被下拉直到与底部电极的信号元件（金属部307A）上方的保护介电层311相配。保护介电层311和覆盖介电层213防止顶部电极和底部电极出现电短路。MEMS器件200中的顶部电极和CMOS器件300中的底部电极之间的电容为“高”。在底部电极的信号元件中（金属部307A）传输的RF信号可分流到顶部电极的信号元件（金属单元211A）。RF信号并不一直沿着金属部307A。RF信号从底部电极中的金属部307A传输到顶部电极中的金属单元211A。RF信号处于“关闭”状态。MEMS器件200中的活动顶部电极可变为开关以控制RF信号的传输。

当撤回预定电压时，如果在顶部电极和底部电极之间存在残余静电力，则组合凸块（介电凸块309A和保护介电层311）会在在MEMS器件200中的顶部电极上提供反作用力以防止顶部电极粘附在CMOS器件300中的底部电极上。

图5A至5E是包括MEMS器件200和CMOS器件300的堆叠式半导体结构500处于与图2A至图2H、图3A至图3E、图4A至图4B的各个制造阶段不同的截面图。图5A至图5E的一些结构可基本上类似于在图2A至图2H、图3A至图3E、图4A至图4B中公开的实施例，这里不再重复对共同结构的描述，但是同样可充分地应用于以下的实施例中。

参考图5A，堆叠式半导体结构500包括如图2F所示的MEMS器件200。MEMS衬底201、介电层203、金属段205A-205C、介电层（膜）207、金属单元211A-211D、覆盖介电层213、结合部件217A-217B和穿孔219的材料和工艺的具体细节可以在与图2A至图2F相关的文本中找到，并且这里不再重复。

参考图5B，在堆叠式半导体结构500的MEMS衬底201中形成腔223。在一些实例中，通过穿孔219在含氟环境中实施干蚀刻工艺以各向同性蚀刻部分MEMS衬底201从而形成腔223。在形成腔223的蚀刻工艺中，介电层203、介电层（膜）207和覆盖介电层213比MEMS衬底201具有更高的抗蚀刻阻力。MEMS衬底201相对于介电层203、介电膜207或覆盖介电层213的蚀刻选择比大于50。

在形成腔223之后，活动结构250从MEMS衬底201释放并悬置在腔223的上方。活动结构250包括夹在活动顶部电极（金属单元211A-211C）和金属段（205A-205C）之间的介电膜207。活动结构250还包括分别位于活动结构250的顶面和底面上的覆盖介电层213和介电层203。腔223具有从介电层203的底面至腔223的底面的深度D。深度D大于1微米以保证活动结构250的运动。

在图5B的实施例中，活动结构250是具有设置在介电膜207两侧的金属层（例如，金属单元211A-211C或金属段205A-205C）和介电层（例如，覆盖介电层213或介电层203）的对称结构。位于介电膜207的底面上方的金属段205A-205C和介电层203可平衡来自介电膜207的顶面上方的金属单元211A-211C和覆盖介电层213的压力。由于两侧的压力平衡，因此活动结构250不能向上弯曲或向下弯曲。在某些实施例中，活动结构250是具有仅设置在介电膜207的顶面上方的金属层（例如，金属单元211A-211C）和介电层（例如，覆盖介电层213）的非对称结构。

介电层207提供机械强度和刚度以在MEMS器件200中用作活动结构250的悬置膜或横梁。在一些实例中，介电膜207的厚度与金属单元211A-211C的厚度或金属段205A-205C的厚度的比率范围在约2至约7之间。在某些实例中，介电膜207的厚度与介电层203的厚度或覆盖介电层213的厚度的比率在约5至约70之间。

参考图5C，堆叠式半导体结构500包括如图3E所示的CMOS器件300。CMOS衬底301、ILD层303、MLI350、线305A-305B、通孔V1-V2、金属部307A-307D、介电层309、介电凸块309A、保护介电层311和接合部件315A-315B的材料和工艺的具体细节可以在与图3A至图3E相关的文本中找到，并且这里不再重复。

参考图5D，将MEMS器件200接合至CMOS器件300以形成堆叠式半导体结构500。在所示实施例中，MEMS器件200的接合部件217A-217B分别接合至CMOS器件300的接合部件315A-315B。接合部件217A接触接合部件315A，并且配合接合部件315A来电连接MEMS器件200和CMOS器件300。接合部件217B接触接合部件315B，并且配合接合部件315B以形成封闭环状组合密封圈。封闭环状组合密封圈环绕MEMS器件200和CMOS器件300的活动结构250（包括顶部电极）和底部电极。封闭环状组合密封圈位于堆叠式半导体结构400的边缘处，并且保护内部的顶部电极和底部电极在后续工艺中或堆叠式半导体结构400的操作中免受潮湿或其他化学品的破坏。活动结构250（包括顶部电极）密封在MEMS衬底201和CMOS衬底301之间。由于接合部件217A-217B和接合部件315A-315B夹置在MEMS器件200和CMOS器件300之间，因此活动结构250悬置在CMOS器件300的正面上方。

参考图5E，在接合工艺之后，在衬底201内形成衬底通孔（TSV）505，其从与MEMS衬底201的活动结构250相对的背面分别延伸至金属段205B和205C的一部分。因此，TSV505为堆叠式半导体结构500既提供内部电连接又提供外部电连接。TSV505包括沿着TSV505的侧壁且在衬底201的背面上方形成的绝缘层501。TSV505还可包括位于绝缘层501上方和衬底201的背面上方的金属迹线。金属迹线可结合至焊球或导电凸块以提供到MEMS器件200的金属段205B-205C和金属单元211B-211C的外部电连接。此外，金属迹线可通过TSV550、金属段205B-205C、金属单元211B-211C、结合部件217A、结合部件315A、金属部（307A-307D）和MIL350提供到CMOS器件300的外部电连接。因此，可由MEMS器件200和CMOS器件300集成为堆叠式半导体结构500，从而提供一种以低组装成本使不期望的电寄生最小且稳定的器件。

在一些实施中，使用光刻图案化工艺和蚀刻工艺在MEMS衬底201中形成衬底通孔从而暴露部分金属段205B和205C。在衬底通孔的侧壁上且在MEMS衬底201的背面上方形成绝缘层501。绝缘层501包括氧化硅、氮化硅或氮氧化硅。用导电材料过填充衬底通孔并去除过量的导电材料，然后根据MEMS器件200的设计需求图案化导电材料以形成TSV505。TSV505的导电材料包括铝、铜或铝/铜合金。导电材料的形成方法包括无电喷镀、溅射、印刷、电镀、PVD或CVD。在至少一个实施例中，将诸如化学机械抛光（CMP）工艺、研磨和/或化学蚀刻的平坦化工艺应用于MEMS衬底201的背面以在形成衬底通孔之前降低MEMS衬底201的厚度。

图6是根据本发明至少一个实施例的形成包括MEMS器件和CMOS器件的堆叠式半导体结构的方法600的流程图，图2A-图2H、图3A-图3E、图4A-图4B和图5A-图5E是根据图6的方法600的各个实施例的包括MEMS器件和CMOS器件的堆叠式半导体结构处于不同制造阶段的截面图。可以在图6的方法600之前、期间或之后提供额外的工艺。

现在参考图6，方法600的流程开始于操作601。在操作601中，第一衬底（例如，CMOS衬底）具有设置在第一衬底上方的至少一个晶体管。在操作602中，在至少一个晶体管上方形成多层互连件且使其电连接到至少一个晶体管。在操作603中，在多层互连件上方形成金属部。在操作604中，在金属部的多个部分上方形成第一接合部件。在操作605中，提供具有正面的第二衬底（例如，MEMS衬底）。在操作606中，在第二衬底的正面上方形成柔性介电膜。在操作607中，在柔性介电膜上方形成金属单元。在操作608中，在金属单元和柔性介电膜上方形成覆盖介电层。在操作609中，蚀刻部分覆盖介电层以暴露金属单元。在操作610中，在覆盖介电层上方形成第二接合部件并接触金属单元。在操作611中，蚀刻部分覆盖介电层和柔性介电膜，从而形成穿孔以暴露部分第二衬底。在操作612中，穿过穿孔蚀刻部分第二衬底以在第二衬底中形成腔，从而形成悬置在腔上方的包括柔性介电膜、金属单元和覆盖介电层的活动结构。在操作613中，将第一接合部件结合至第二接合部件。

根据本发明的一个方面，公开了一种堆叠式半导体结构。第一衬底具有设置在第一衬底上方的至少一个晶体管。多层互连件设置在至少一个晶体管上方且电连接到至少一个晶体管。金属部设置在多层互连件上方。第一接合部件位于金属部上方。第二衬底具有正面。腔在第二衬底中从正面延伸到深度D处。活动结构设置在第二衬底的正面上方并悬置在腔上方。活动结构包括位于正面上方的介电膜、位于介电膜上方的金属单元和位于金属单元上方的覆盖介电层。第二接合部件位于覆盖介电层上方并接合至第一接合部件。第二接合部件延伸穿过覆盖介电层并电连接至金属单元。

根据本发明的另一个方面，公开了另一种堆叠式半导体结构。堆叠式半导体结构包括CMOS器件和MEMS器件。CMOS器件包括第一衬底。多层互连件设置在第一衬底上方。底部电极设置在多层互连件上方。第一接合部件位于底部电极上方。MEMS器件包括具有正面的第二衬底。腔在第二衬底中从正面延伸至深度D处。柔性介电膜设置在第二衬底的正面上方并且悬置在腔上方。柔性介电膜的厚度范围介于约0.5微米至约5微米之间。顶部电极设置在柔性介电膜上方。覆盖介电层设置在顶部电极上方。第二接合部件位于覆盖介电层上方并接合至第一接合部件。顶部电极和底部电极构成具有可变电容的电容器。

本发明还公开了一种形成堆叠式半导体结构的方法。第一衬底具有设置在第一衬底上方的至少一个晶体管。在至少一个晶体管上方形成多层互连件并将其电连接至至少一个晶体管。在多层互连件上方形成金属部。在部分金属部上方形成第一接合部件。提供具有正面的第二衬底。在第二衬底的正面上方形成柔性介电膜。在柔性介电膜上方形成金属单元。在金属单元和柔性介电膜上方形成覆盖介电层。蚀刻部分覆盖介电层以暴露金属单元。在覆盖介电层上方形成第二接合部件并接触金属单元。蚀刻部分覆盖介电层和柔性介电膜，从而形成穿孔以暴露部分第二衬底。通过穿孔蚀刻第二衬底的一部分以在第二衬底中形成腔，从而形成悬置在腔上方的包括柔性介电膜、金属单元和覆盖介电层的活动结构。将第一接合部件接合至第二接合部件。

尽管具体描述了本发明的实施例及其优点，但应当理解，在不背离所附权利要求限定的本发明的精神和范围的情况下，可作出各种改变、替代和变化。本领域技术人员可以理解，可使用与本发明所述的相应实施例执行基本上相同的功能或取得实质上相同结果的工艺、机器装置、制造、物质组成、工具、方法或步骤。因此，所附权利要求旨在将这些工艺、机器装置、制造、物质组成、工具、方法或步骤包括在它们的范围内。

Claims (10)

1.一种堆叠式半导体结构，包括：

第一衬底，具有设置在所述第一衬底上方的至少一个晶体管；

多层互连件，设置在所述至少一个晶体管上方并且电连接至所述至少一个晶体管；

金属部，设置在所述多层互连件上方；

第一接合部件，位于所述金属部上方；

第二衬底，具有正面；

腔，在所述第二衬底中从所述正面延伸到深度D处；

活动结构，设置在所述第二衬底的所述正面上方且悬置在所述腔上方，所述活动结构包括位于所述正面上方的介电膜、位于所述介电膜上方的金属单元和位于所述金属单元上方的覆盖介电层；以及

第二接合部件，位于所述覆盖介电层上方且接合至所述第一接合部件，所述第二接合部件延伸穿过所述覆盖介电层并电连接至所述金属单元。

2.根据权利要求1所述的堆叠式半导体结构，其中，所述活动结构还包括位于所述介电膜上的与所述金属单元相对的金属段，所述金属段位于所述介电膜和所述第二衬底的所述正面之间。

3.根据权利要求2所述的堆叠式半导体结构，其中，所述活动结构还包括位于所述金属段和所述第二衬底的所述正面之间的介电层。

4.根据权利要求1所述的堆叠式半导体结构，其中，所述活动结构的所述金属单元的多个部分和位于所述第一衬底上方的所述金属部的多个部分构成具有可变电容的微加工电容器。

5.根据权利要求1所述的堆叠式半导体结构，其中，所述第一衬底的宽度W₂大于所述第二衬底的宽度W₁。

6.根据权利要求1所述的堆叠式半导体结构，还包括：

衬底通孔（TSV），从与所述正面相对的背面延伸穿过所述第二衬底以电连接所述金属单元。

7.根据权利要求1所述的堆叠式半导体结构，还包括：

密封圈，由接合的所述第一接合部件和所述第二接合部件的一部分组成，所述密封圈环绕所述金属单元和所述金属部。

8.根据权利要求1所述的堆叠式半导体结构，其中，所述介电膜的厚度与所述金属单元的厚度的比率范围在约2至约7之间。

9.一种堆叠式半导体结构，包括：

CMOS器件，所述CMOS器件包括：

第一衬底；

多层互连件，设置在所述第一衬底上方；

底部电极，设置在所述多层互连件上方；

第一接合部件，位于所述底部电极上方；以及

MEMS器件，所述MEMS器件包括：

第二衬底，具有正面；

腔，在所述第二衬底中从所述正面延伸到深度D处；

柔性介电膜，设置在所述第二衬底的所述正面上方且悬置在所述腔上方，所述柔性介电膜的厚度范围介于0.5微米至约5微米之间；

顶部电极，设置在所述柔性介电膜上方；

覆盖介电层，设置在所述顶部电极上方；以及

第二接合部件，位于所述覆盖介电层上方且接合至所述第一接合部件，其中，所述顶部电极和所述底部电极构成具有可变电容的电容器。

10.一种形成堆叠式半导体结构的方法，所述方法包括：

提供具有在第一衬底上方设置的至少一个晶体管的所述第一衬底；

在所述至少一个晶体管上方形成多层互连件并将所述多层互连件电连接至所述至少一个晶体管；

在所述多层互连件上方形成金属部；

在部分所述金属部上方形成第一接合部件；

提供具有正面的第二衬底；

在所述第二衬底的所述正面上方形成柔性介电膜；

在所述柔性介电膜上方形成金属单元；

在所述金属单元和所述柔性介电膜上方形成覆盖介电层；

蚀刻部分所述覆盖介电层以暴露所述金属单元；

在所述覆盖介电层上方形成第二接合部件并接触所述金属单元；

蚀刻部分所述覆盖介电层和所述柔性介电膜，从而形成穿孔以暴露部分第二衬底；

穿过所述穿孔蚀刻部分所述第二衬底以在所述第二衬底中形成腔，从而形成悬置在所述腔上方的包括所述柔性介电膜、所述金属单元和所述覆盖介电层的活动结构；以及

将所述第一接合部件接合至所述第二接合部件。