TWI530993B - 堆疊式半導體裝置及成型堆疊式半導體裝置之方法 - Google Patents

堆疊式半導體裝置及成型堆疊式半導體裝置之方法 Download PDF

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Description

堆疊式半導體裝置及成型堆疊式半導體裝置之方法
本發明是有關於一種堆疊式半導體裝置，特別是有關於一種成型堆疊式半導體裝置之方法。
一微機電系統(micro-electro-mechanical system，MEMS)裝置具有非常小的元件。微機電系統裝置可以具有毫米尺寸範圍或奈米尺寸範圍內之元件。一典型之微機電系統裝置可以包括有處理電路以及用於各種形式感測器之機械元件。微機電系統應用包括有慣性感測器應用，例如，動作感測器、加速度計以及陀螺儀。其他的微機電系統應用包括有光學應用(例如，可移動鏡)、無線射頻(RF)應用(例如，無線射頻開關及共振器)以及生物感測結構。
對於具有高性能之較小積體電路之一需求已導致堆疊裝置之發展，其中，一種堆疊裝置是被專用於微機電系統應用，以及其他的堆疊裝置是被專用於邏輯或其他形式之互補金屬氧化半導體(CMOS)電路。然而，由於不同電路製造技術之整合問題，故製造具有多重形式功能之一堆疊式半導體裝置是很困難的。製造這些堆疊式半導體裝置(包括一微機電系統 裝置及一互補金屬氧化半導體裝置)之各種技術已被施行去嘗試與改進這些整合半導體裝置之性能。
本發明基本上採用如下所詳述之特徵以為了要解決上述之問題。
本發明之一實施例提供一種成型堆疊式半導體裝置之方法，其包括：提供一第一底材，其中，該第一底材具有一前表面；從該前表面蝕刻該第一底材之一部分以形成一凹洞；以一犧牲材料填充該凹洞；成型一彈性介電薄膜於該犧牲材料及該第一底材之該前表面之上；成型複數個金屬單元於該彈性介電薄膜之上；成型一蓋介電層於該等金屬單元及該彈性介電薄膜之上；蝕刻該蓋介電層之複數個部分以暴露該等金屬單元；成型複數個第一結合特徵於該蓋介電層之上以及接觸該等金屬單元；蝕刻該蓋介電層之複數個部分以及該彈性介電薄膜，以形成複數個透孔去暴露該犧牲材料之複數個部分；從該凹洞經由該等透孔移除該犧牲材料，以形成具有該彈性介電薄膜之一可移動結構，其中，該等金屬單元及該蓋介電層係懸浮於該凹洞之上；提供一第二底材，其中，該第二底材具有至少一電晶體；成型一多層式內連線，其中，該多層式內連線係設置於該至少一電晶體之上，並且係電性連接於該至少一電晶體；成型複數個金屬片段於該多層式內連線之上；成型複數個第二結合特徵於該等金屬片段之複數個部分之上；以及結合該等第二結合特徵於該等第一結合特徵。
根據上述之實施例，該可移動結構之該等金屬單 元之複數個部分以及該等金屬片段之複數個部分係構成具有一可變電容之一微機械電容器。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：在以該犧牲材料填充該凹洞之前，成型一中止層於該凹洞之一內部表面以及該第一底材之該前表面之上。
根據上述之實施例，該犧牲材料對於該彈性介電薄膜之一蝕刻選擇比係大於20。
根據上述之實施例，該犧牲材料包括多晶矽或無定形矽。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：成型從相對於該前表面之一背表面透過該第一底材延伸之複數個穿透底材中介窗，以電性連接該等金屬單元。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：降低該第一底材之一厚度，其中，在降低該第一底材之該厚度之後，該第一底材之一寬度W1係小於該第二底材之一寬度W2。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：在成型該彈性介電薄膜之前，成型複數個金屬片段於該第一底材之該前表面之上。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：成型一介電層於該等金屬片段與該第一底材之該前表面之間。
根據上述之實施例，該彈性介電薄膜之一厚度對於該等金屬單元之一厚度的比例係介於2與7之間。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：成型複數個凹入部於該等第一結合特徵之外側處，其中，該等凹入部係延伸通過該蓋介電層、該彈性介電薄膜及該第一底材之複數個部分。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：成型複數個介電凸塊於該等金屬片段之複數個部分之上。
根據上述之實施例，結合之該等第一結合特徵及該等第二結合特徵之一部分係構成一密封環，以及該密封環係圍繞該可移動結構。
本發明之另一實施例提供一種成型堆疊式半導體裝置之方法，其包括：提供一第一底材，其中，該第一底材具有一前表面；從該前表面蝕刻該第一底材之一部分以形成一凹洞；以一犧牲材料填充該凹洞；成型一彈性介電薄膜於該犧牲材料及該第一底材之該前表面之上；成型一上電極於該彈性介電薄膜之上；成型一蓋介電層於該上電極及該彈性介電薄膜之上；蝕刻該蓋介電層之複數個部分以暴露該上電極；成型複數個第一結合特徵於該蓋介電層之上以及接觸該上電極；蝕刻該蓋介電層之複數個部分以及該彈性介電薄膜，以形成複數個透孔去暴露該犧牲材料之複數個部分；從該凹洞經由該等透孔移除該犧牲材料，以形成具有該彈性介電薄膜之一可移動結構，其中，該上電極及該蓋介電層係懸浮於該凹洞之上；成型一多層式內連線於一第二底材之上；成型一下電極於該多層式內連線之上；成型複數個第二結合特徵於該下電極之上；以及結合 該等第二結合特徵於該等第一結合特徵，其中，該上電極及該下電極係構成具有一可變電容之一電容器。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：在以該犧牲材料填充該凹洞之前，成型一中止層於該凹洞之一內部表面以及該第一底材之該前表面之上。
根據上述之實施例，該犧牲材料對於該中止層之一蝕刻選擇比係大於20。
根據上述之實施例，該犧牲材料對於該彈性介電薄膜之一蝕刻選擇比係大於20。
根據上述之實施例，該成型堆疊式半導體裝置之方法更包括：在成型該彈性介電薄膜之前，成型一介電層及複數個金屬片段於該犧牲材料及該第一底材之該前表面之上。
根據上述之實施例，該上電極具有至少一訊號元件及至少一拉下元件，該至少一拉下元件係鄰接於該至少一訊號元件，以及該至少一訊號元件及該至少一拉下元件係被一間隙所分隔。
本發明之又一實施例提供一種堆疊式半導體裝置，其包括一第一底材，具有至少一電晶體；一多層式內連線，係設置於該至少一電晶體之上，並且係電性連接於該至少一電晶體；複數個金屬片段，係設置於該多層式內連線之上；複數個第一結合特徵，係位於該等金屬片段之上；一第二底材，具有一前表面；一凹洞，係從該前表面延伸至該第二底材中之一深度之中，其中，該凹洞具有一內部表面；一中止層，係位於該凹洞之該內部表面之上；一可移動結構，係設置於該第二底 材之該前表面之上，並且係懸浮於該凹洞之上，其中，該可移動結構具有位於該前表面上及懸浮於該凹洞上之一介電薄膜、位於該介電薄膜上之複數個金屬單元以及位於該等金屬單元上之一蓋介電層；以及複數個第二結合特徵，係位於該蓋介電層之上，並且係結合於該等第一結合特徵，其中，該等第二結合特徵係延伸通過該蓋介電層，並且係電性連接於該等金屬單元。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例並配合所附圖式做詳細說明。
200‧‧‧微機電系統裝置
201‧‧‧底材、微機電系統底材
201A‧‧‧前表面
202‧‧‧凹洞
203‧‧‧介電層
204‧‧‧中止層
205A-205C‧‧‧金屬片段
206‧‧‧犧牲材料
207‧‧‧介電層、介電薄膜
209‧‧‧開口
211A-211D‧‧‧金屬單元
213‧‧‧蓋介電層
215‧‧‧中介窗
217A、217B、315A、315B‧‧‧結合特徵
219‧‧‧透孔
221A、221B‧‧‧凹入部
250‧‧‧可移動結構
300‧‧‧互補金屬氧化半導體裝置
301‧‧‧底材、互補金屬氧化半導體底材
303‧‧‧內層介電層
305A、305B‧‧‧線
307A-307D‧‧‧金屬區
309‧‧‧介電層
309A‧‧‧介電凸塊
311‧‧‧保護介電層
313‧‧‧孔隙
350‧‧‧多層式內連線
400、500‧‧‧堆疊式半導體裝置
401‧‧‧電氣連接結構
501‧‧‧絕緣層
505‧‧‧穿透底材中介窗
D‧‧‧深度
T‧‧‧厚度
V1、V2‧‧‧中介窗
W1、W2‧‧‧寬度
第1A至1B圖係顯示根據本發明之至少一實施例之成型一堆疊式半導體裝置之一方法之流程圖，其中，堆疊式半導體裝置包括有一微機電系統裝置及一互補金屬氧化半導體裝置；第2A圖至第2K圖係顯示根據本發明之一或多個實施例之在各種製造階段處在一堆疊式半導體裝置中之一微機電系統裝置之剖面示意圖；第3A圖至第3E圖係顯示根據本發明之一或多個實施例之在各種製造階段處在一堆疊式半導體裝置中之一互補金屬氧化半導體裝置之剖面示意圖；第4A圖至第4B圖係顯示根據本發明之至少一實施例之在各種製造階段處之一堆疊式半導體裝置之剖面示意圖，其中，堆疊式半導體裝置包括有一微機電系統裝置及一互補 金屬氧化半導體裝置；以及第5A圖至第5E圖係顯示根據本發明之一些實施例之在各種製造階段處之一堆疊式半導體裝置之剖面示意圖，其中，堆疊式半導體裝置包括有一微機電系統裝置及一互補金屬氧化半導體裝置。
茲配合圖式說明本發明之較佳實施例。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。
根據本發明之一或多個實施例，一堆疊式半導體裝置包括有一微機電系統(MEMS)裝置結合於一互補金屬氧化半導體(CMOS)裝置。微機電系統裝置具有一動作感測器(例如，一陀螺儀或一加速度計)、一RF微機電系統裝置(例如，一RF開關、共振器或一濾波器)、一微機電系統磁力計、一光學微機電系統裝置(例如，一微機電系統微鏡片)、一微機電系統震盪器、一微機電系統麥克風及/或其他微機電系統形式的裝置等。互補金屬氧化半導體(CMOS)裝置具有一邏輯裝置、一記憶裝置、一靜態隨機存取記憶體(SRAM)、無線射頻(RF)裝置、系統在晶片上(SoC)等。
第1A至1B圖係顯示根據本發明之至少一實施例之成型一堆疊式半導體裝置之一方法100之流程圖，其中，堆疊 式半導體裝置包括有一微機電系統裝置及一互補金屬氧化半導體裝置。第2A圖至第2K圖、第3A圖至第3E圖、第4A圖至第4B圖及第5A圖至第5E圖係顯示根據第1A至1B圖之方法100之各種實施例之在各種製造階段處之一堆疊式半導體裝置400(或500)之剖面示意圖，其中，堆疊式半導體裝置400(或500)包括有一微機電系統裝置200及一互補金屬氧化半導體裝置300。
請參閱第1A至1B圖，在方法100中之步驟101至113是對於在堆疊式半導體裝置中之微機電系統裝置。在方法100中之步驟114至117是對於在堆疊式半導體裝置中之互補金屬氧化半導體裝置。在方法100中之步驟118是對於微機電系統裝置結合於互補金屬氧化半導體裝置以形成堆疊式半導體裝置。方法100之流程開始於步驟101。在步驟101，具有一前表面之一第一底材是被提供。在步驟102，第一底材之一部分是從前表面被蝕刻以形成一凹洞。
第2A圖至第2K圖係顯示根據本發明之一或多個實施例之在各種製造階段處在一堆疊式半導體裝置中之一微機電系統裝置200之剖面示意圖。請參閱第2A圖，其係為微機電系統裝置200之一底材201(亦是被指涉為微機電系統底材201)之一部分之剖面示意圖，在執行步驟101及103之後。在一些實施例之中，底材201具有被標示於其上之複數個微機電系統晶片，其係以一晶圓之形式呈現。複數個微機電系統晶片是被位於微機電系統晶片之間的複數個切割線所分割。根據本發明之一或多個實施例，至少一個微機電系統裝置200是被成型於微 機電系統底材201之一晶片區域之內。微機電系統底材201將會通過清洗、沉積、圖刻、蝕刻、釋出及摻雜步驟，以形成該至少一個微機電系統裝置。在此所稱之”底材”一般係被指涉為一主體底材，其中，各種之層及微機電系統結構是被成型於主體底材之上。在一些實施例之中，主體底材包括有矽底材、矽在絕緣體上(silicon-on-insulator，SOI)底材或鍺底材。如此之層的範例包括有介電層、摻雜層、多晶矽層或導電層。在第2A圖至第2K圖中之實施例之中，微機電系統裝置200是被指涉為一無線射頻(RF)微機電系統開關裝置。無線射頻(RF)微機電系統開關裝置包括有一微機械電容器之一彈性上電極。有著電容器之彈性上電極之上下狀態，無線射頻(RF)微機電系統開關裝置之電容係為可變的做為一開關，以控制一無線射頻(RF)訊號之傳送。
請參閱第2A圖，微機電系統底材201是被指涉為一矽底材。微機電系統底材201具有一前表面201A。一凹洞202是被成型於微機電系統底材201之中。在一些實施例之中，一乾蝕刻製程是被執行去蝕刻微機電系統底材201之一部分以形成凹洞202。凹洞202具有從前表面201A延伸至微機電系統底材201中之一深度D。深度D是大於1微米，以確保後續成型之彈性上電極之運動。凹洞202具有一內部表面，其包括一下表面及一側壁表面。
再如第1A至1B圖所示，在方法100之步驟103，一中止層是選擇性地被成型於凹洞之一內部表面以及第一底材之前表面之上。
第2B圖係顯示在執行步驟103後之微機電系統裝置200之剖面示意圖。一中止層204是選擇性地被成型於凹洞202之一內部表面以及微機電系統底材201之前表面201A之上。中止層204可以包括有二氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化石英玻璃(FSG)、碳摻雜的氧化矽、低k值介電材料或其組合。相較於接下來被成型之犧牲材料，中止層204係具有較高的蝕刻或研磨阻抗。在一實施例之中，中止層204可以是沿著凹洞202之內部表面以及微機電系統底材201之前表面201A之一共形襯板(conformal liner)。中止層204之一厚度是小於凹洞202之深度D。中止層204之成形方法包括有化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)、熱氧化或其結合。
再如第1A至1B圖所示，在方法100之步驟104，凹洞是以一犧牲材料被填充。
第2C圖係顯示在執行步驟104後之微機電系統裝置200之剖面示意圖。一犧牲材料206係填滿凹洞202至位於中止層204之一上表面上之一高度。在至少一實施例之中，犧牲材料206包括有多晶矽或無定形矽，其相較於中止層204會具有較低的蝕刻或研磨阻抗。犧牲材料206可以藉由化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)等方式而被成型。一平坦化步驟(例如，化學機械研磨)是被施加於犧牲材料206，以降低犧牲材料206之厚度而暴露中止層204之一部分。平坦化步驟能夠造成中止層204之上表面被 暴露。在一些實施例之中，犧牲材料206對於中止層204之一移除速率比例是大於大約20。在至少一實施例之中，被平坦化之犧牲材料206之一上表面是實質上平面於在微機電系統底材201之前表面201A上之中止層204之上表面。在一些實施例之中，位於前表面201A上之中止層204是完全地被移除於平坦化步驟之中。被平坦化之犧牲材料206之上表面是實質上平面於在微機電系統底材201之前表面201A。在一些實施例之中，倘若微機電系統底材201相較於犧牲材料206具有一較高的蝕刻或研磨阻抗，則無中止層204被成型於步驟103之中。
再如第1A至1B圖所示，在方法100之步驟105，一介電層是選擇性地被成型於犧牲材料及第一底材之前表面之上。接著，在方法100之步驟106，複數個金屬片段是選擇性地被成型於介電層之上。
第2D圖係顯示在執行步驟105、106後之微機電系統裝置200之剖面示意圖。一介電層203是被成型於犧牲材料206以及位在微機電系統底材201之前表面201A上之中止層204之上。介電層203比起犧牲材料206係具有一較高的蝕刻阻抗，以在後續之蝕刻製程中從犧牲材料206之上表面釋放介電層203。在一些實施例之中，介電層203包括有二氧化矽、氮化矽或氮氧化矽。在一些實施例之中，介電層203具有一厚度介於大約500Å與大約1200Å之間。介電層203之成型方法包括有化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)、熱氧化或其結合。
仍如第2D圖所示，一金屬層是利用各種沉積製程、微影圖刻製程或蝕刻製程而被成型，以形成金屬片段205A至205C於介電層203之上。在一些實施例之中，金屬層包括有鋁、銅、鋁/銅合金、鈦、鉭、鎢、金屬矽化物或其結合物。在其他實施例之中，金屬片段205A至205C具有一厚度介於大約3000Å與大約7000Å之間。
再如第1A至1B圖所示，在方法100之步驟107，一彈性介電薄膜是被成型於第一底材之前表面之上。
第2E圖係顯示在執行步驟107後之微機電系統裝置200之剖面示意圖。一介電層207是被成型於金屬片段205A至205C以及介電層203之上。介電層207係提供機械強度與剛性去做為一彈性懸浮薄膜或束用於在微機電系統裝置200中之一可移動結構。介電層207亦是被指涉為介電薄膜207。在一些實施例之中，介電層207具有一厚度T介於大約0.5微米與大約5微米之間。介電層207可以包括有氧化矽、氮化矽或氮氧化矽。介電層207之成型方法包括有化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)或其結合等。
在介電層207之成型之後，複數個開口209是被成型於介電層207之中，以暴露金屬片段205B及205C之一部分。在此，複數個開口209是利用微影圖刻製程或蝕刻製程(包括乾蝕刻及濕蝕刻)而被成型。
再如第1A至1B圖所示，在方法100之步驟108，複數個金屬單元是被成型於位在第一底材之前表面上之彈性介 電薄膜之上。
第2F圖係顯示在執行步驟108後之微機電系統裝置200之剖面示意圖。一金屬層是被成型於介電層207之上，沿著開口209之內部表面以及位於金屬片段205B及205C之暴露部分之上。金屬層是利用微影圖刻製程或蝕刻製程(包括乾蝕刻及濕蝕刻)而被成型，以形成複數個金屬單元211A至211D於介電層207之上。在一些實施例之中，金屬單元211A至211D包括有鋁、銅、鋁/銅合金、鈦、鉭、鎢、金、金屬矽化物或其結合物等。在其他實施例之中，金屬單元211A至211D具有一厚度介於大約3000Å與大約7000Å之間。
金屬單元211A至211C是被指涉為在微機電系統裝置200中之一上電極。金屬單元211B至211C是位於介電層207之一部分之上，沿著開口209之內部表面以及位於金屬片段205B及205C之暴露部分之上。用於連接來自於微機電系統裝置200之一電源之金屬單元211B至211C係為上電極之拉下元件。金屬單元211A是鄰接於金屬單元211B至211C。藉由複數個間隙間隔於金屬單元211B至211C之金屬單元211A是用以傳送微機電系統裝置200之一訊號。金屬單元211A是被指涉為上電極之一訊號元件。
再如第1A至1B圖所示，在方法100之步驟109，一蓋介電層是被成型於複數個金屬單元及彈性介電薄膜之上。接著，在方法100之步驟110，蓋介電層之複數個部分是被蝕刻以暴露複數個金屬單元。
第2G圖係顯示在執行步驟109及110後之微機電系 統裝置200之剖面示意圖。一蓋介電層213是被成型於金屬單元211A至211D之上，沿著開口209之內部表面以及位於介電層207之暴露部分之上。蓋介電層213可以包括有氧化矽、氮化矽、氮氧化矽或任何適當之材料。在一些實施例之中，蓋介電層213具有一厚度介於大約500Å與大約1200Å之間。蓋介電層213之成型方法包括有化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)或其結合。蓋介電層213可以保護下方之金屬單元211A至211D或上電極免於在後續製程(例如，結合製程)中之損壞。
複數個中介窗215是被成型於蓋介電層213之中，以暴露金屬單元211B、211C及211D之一部分。複數個中介窗215是利用微影圖刻製程或蝕刻製程(包括乾蝕刻及濕蝕刻)而被成型。
再如第1A至1B圖所示，在方法100之步驟111，複數個第一結合特徵是被成型於蓋介電層之上以及接觸複數個金屬單元。
第2H圖係顯示在執行步驟111後之微機電系統裝置200之剖面示意圖。結合特徵217A及217B是被成型於蓋介電層213之上、於複數個中介窗215之中以及接觸金屬單元211B、211C及211D。結合特徵217A及217B包括有一導電材料，例如，一金屬材料或一半導體材料。結合特徵217A及217B之金屬材料包括有鋁、銅、鋁/銅合金。結合特徵217A及217B之半導體材料包括有矽或鍺。結合特徵217A及217B是藉由沉積導電材 料於被圖刻之蓋介電層213之上以及填滿中介窗215而被成型，然後根據微機電系統裝置200之設計需求圖刻導電材料。沉積製程包括有化學氣相沉積(CVD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)或其結合。導電材料是利用微影圖刻製程、蝕刻製程(包括乾蝕刻及濕蝕刻)或其他適當製程而被成型。
結合特徵217A係分別接觸金屬單元211B及211C，以提供來自於一外部電源之一電氣路徑於微機電系統裝置200之上電極(金屬單元211B及211C)之拉下元件。結合特徵217B是被成型於微機電系統裝置200之一邊緣處，並且結合特徵217B係形成一封閉迴圈密封環。封閉迴圈密封環係圍繞著結合特徵217A、上電極(金屬單元211A)之訊號元件以及上電極(金屬單元211B及211C)之拉下元件。結合特徵217B是被成型於金屬單元211D之上。有著金屬單元211D之存在，結合特徵217B是實質上共平面於位在金屬單元211B或211C上之結合特徵217A。由於結合特徵217A及217B之共平面，微機電系統裝置200能夠具有一較好的結合介面以及結合強度於後續製程中之一互補金屬氧化半導體(CMOS)裝置。
再如第1A至1B圖所示，在方法100之步驟112，蓋介電層之複數個部分以及彈性介電薄膜是被蝕刻以暴露犧牲材料之複數個部分。在一些實施例之中，倘若介電層是被成型於步驟105之中，則位於被填充犧牲材料上之介電層之複數個部分是被蝕刻。
第2I圖係顯示在執行步驟112後之微機電系統裝置200之剖面示意圖。複數個透孔219是被成型於如第2H圖所示之微機電系統裝置200之中。複數個透孔219是延伸通過蓋介電層213、介電層207、介電層203以及犧牲材料206之暴露部分。複數個透孔219是利用微影圖刻製程、蝕刻製程(包括乾蝕刻及濕蝕刻)或其他適當製程而被成型。在一些實施例之中，複數個透孔219是被成型於含氟環境之一乾蝕刻製程之中。
請參閱第2J圖，微機電系統裝置200可以更包括有複數個凹入部221A。在此，複數個凹入部221A是被成型於微機電系統裝置200之邊緣處。複數個凹入部221A是位於結合特徵217B之外。複數個凹入部221A是延伸通過蓋介電層213、介電層207、介電層203以及微機電系統底材201之暴露部分。複數個凹入部221A是利用微影圖刻製程、蝕刻製程(包括乾蝕刻及濕蝕刻)或其他適當製程而被成型。
再如第1A至1B圖所示，在方法100之步驟113，從凹洞經由複數個透孔移除犧牲材料，以形成具有彈性介電薄膜之一可移動結構。在此，複數個金屬單元及蓋介電層係懸浮於凹洞之上。
第2K圖係顯示在執行步驟113後之微機電系統裝置200之剖面示意圖。在一些實施例之中，含氟環境之一乾蝕刻製程是被執行通過複數個透孔219及複數個凹入部221A以等向蝕刻犧牲材料206以及微機電系統底材201之複數個部分。凹洞202係出現於微機電系統底材201中之介電薄膜207之下，以及複數個凹入部221B是被成型於如第2J圖所示之複數個凹入 部221A之複數個部分處。介電層203、介電薄膜207及蓋介電層213在蝕刻製程中比起犧牲材料206及微機電系統底材201具有一較高的蝕刻阻抗，以形成凹洞202及凹入部221B。相對於介電層203、介電薄膜207及蓋介電層213之犧牲材料206及微機電系統底材201之一蝕刻選擇比是大於20。此外，比起犧牲材料206，中止層204在蝕刻製程中會具有一較高的蝕刻阻抗，以移除犧牲材料206及保護微機電系統底材201不受損壞。
在凹洞202之成型之後，一可移動結構250是從微機電系統底材201(或犧牲材料206)被釋放以及懸浮於凹洞202之上。可移動結構250包括有由一可移動上電極(金屬單元211A至211C)與金屬片段(205A至205C)所夾住之介電薄膜207。可移動結構250更包括有蓋介電層213及介電層203於可移動結構250之上下表面之上。凹洞202具有從介電層203之一下表面至凹洞202之一下表面的一深度D。深度D是大於1微米，以確保可移動結構250之運動。
在第2A圖至第2K圖中之實施例之中，可移動結構250是具有一金屬層(例如，金屬單元211A至211C或金屬片段205A至205C)及一介電層(例如，蓋介電層213或介電層203)之一對稱結構。金屬片段205A至205C及介電層203可以平衡來自於金屬單元211A至211C及蓋介電層213之應力，其乃是位於介電薄膜207之上表面之上。由於應力平衡於每一側之中，故可移動結構250可能不會彎曲向上或向下。在一些實施例之中，可移動結構250是具有一金屬層(例如，金屬單元211A至211C)及一介電層(例如，蓋介電層213)之一非對稱結構。
介電層207係提供機械強度與剛性以做為一懸浮薄膜或束用於微機電系統裝置200中之可移動結構250。在一些實施例之中，介電薄膜207之厚度對於金屬單元211A至211C或金屬片段205A至205C之厚度的比例是介於大約2與大約7之間。在其他實施例之中，介電薄膜207之厚度對於介電層203或蓋介電層213之厚度的比例是介於大約5與大約70之間。
第3A圖至第3E圖係顯示根據本發明之一或多個實施例之在各種製造階段處於在一堆疊式半導體裝置中之一互補金屬氧化半導體裝置300之剖面示意圖。額外的製程可以被提供於在第3A圖至第3E圖中之製造階段之前、之中或之後。
類似於微機電系統裝置200，至少一互補金屬氧化半導體裝置300是被成型於一互補金屬氧化半導體底材之一晶片區域之內。複數個互補金屬氧化半導體晶片是被互補金屬氧化半導體底材中之切割線所分割。互補金屬氧化半導體底材將會通過清洗、沉積、圖刻、蝕刻及摻雜步驟，以形成該至少一個互補金屬氧化半導體裝置於一晶片區域之內。互補金屬氧化半導體底材包括有一邏輯裝置、一記憶裝置(例如，一靜態隨機存取記憶體(SRAM))、一無線射頻(RF)裝置、一輸入/輸出(I/O)裝置、一系統於晶片上(SOC)裝置等。各種裝置結構可以被成型於互補金屬氧化半導體裝置之中，其包括電晶體、電阻器及/或電容器，其可以經由內連線層被連接於額外之積體電路。
再如第1A至1B圖所示，在方法100中之步驟114至117是對於在堆疊式半導體裝置中之互補金屬氧化半導體裝置。在方法100之步驟114，具有至少一電晶體之第二底材是被 提供。在方法100之步驟115，一多層式內連線是被成型於至少一電晶體之上，並且多層式內連線是電性連接於至少一電晶體。在方法100之步驟116，複數個金屬片段是被成型於多層式內連線之上。
第3A圖係顯示在執行步驟114至116後之互補金屬氧化半導體裝置300之剖面示意圖。請參閱第3A圖，其係顯示一互補金屬氧化半導體裝置300之放大剖面示意圖。互補金屬氧化半導體裝置300包括有一底材301(亦可被稱為互補金屬氧化半導體底材301)。在所示之實施例之中，互補金屬氧化半導體底材301包括有矽。此外，互補金屬氧化半導體底材301包括有另一個初級半導體，例如，鍺；一化合物半導體，其包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；或一合金半導體，其包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP。互補金屬氧化半導體底材301可以是一半導體於絕緣器之上(SOI)。互補金屬氧化半導體底材301更可以包括有各種的裝置結構(未顯示)於互補金屬氧化半導體底材301之上。各種的裝置結構可以包括有電晶體、電阻器及/或電容器。
互補金屬氧化半導體裝置300更包括有一多層式內連線350，其中，多層式內連線350是被設置於互補金屬氧化半導體底材301之一前表面之上。多層式內連線350是連接於互補金屬氧化半導體裝置300之各種的裝置結構或元件。多層式內連線350包括有各種的導電特徵，其可以是在不同層中之垂直內連線(例如，中介窗V1及V2)以及在不同層中之水平內連線 (例如，線305A及305B)。在多層式內連線350中之各種的導電特徵包括有鋁、銅、鋁/矽/銅合金、鈦、鉭、氮化物、鎢、多晶矽、金屬矽化物或其結合物。在多層式內連線350中之各種的導電特徵是藉由適當之製程所成型，其包括有沉積、微影圖刻及蝕刻製程去形成垂直及水平的內連線。
多層式內連線350之各種的導電特徵是被設置於一內層介電層303之內。在一些實施例之中，內層介電層303可以具有一多層式結構。內層介電層303可以包括有二氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化石英玻璃(FSG)、碳摻雜的氧化矽、低k值介電材料或其組合。對於多層式內連線350之成型製程包括有化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)或其結合。
仍請參閱第3A圖，互補金屬氧化半導體裝置300更包括有複數個金屬區307A至307D，其中，複數個金屬區307A至307D是被成型於內層介電層303之上，並且複數個金屬區307A至307D是連接於多層式內連線350。複數個金屬區307A至307D是藉由適當之製程所成型，其包括有沉積、微影圖刻及蝕刻製程。複數個金屬區307A至307D可以包括有導電材料，例如，鋁、銅、鋁/矽/銅合金、鈦、鉭、氮化物、鎢、金、金屬矽化物或其結合物。
在所示之實施例之中，金屬區307A至307D是被指涉為在互補金屬氧化半導體裝置300中之一下電極。對應於在 微機電系統裝置200中之上電極(金屬單元211B及211C)之拉下元件，金屬區307B及307C係為下電極之拉下元件，其係用於連接來自於互補金屬氧化半導體裝置300之一電源。對應於在微機電系統裝置200中之上電極(金屬單元211A)之訊號元件，互補金屬氧化半導體裝置300中之金屬區307A是被指涉為下電極之一訊號元件，其係用於傳送與微機電系統裝置200之上電極(金屬單元211A)配合之一訊號。金屬區307A是鄰接於金屬區307B及307C。金屬區307A是藉由複數個間隙間隔於金屬區307B及307C。金屬區307D是用於連接成型於金屬區307D上之結合特徵於接下來之製程之中。
請參閱第3B圖，一介電層309是被成型於互補金屬氧化半導體裝置300之金屬區307A至307D以及暴露之內層介電層303之上。介電層309包括有二氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化石英玻璃(FSG)、碳摻雜的氧化矽、低k值介電材料或其組合。介電層309之複數個部分是被移除掉，以形成介電凸塊309A於金屬區307B及307C(下電極之拉下元件)之上。介電層309之剩餘部分係覆蓋金屬區307D以及暴露金屬區307D之一部分。
請參閱第3C圖，一保護介電層311是被成型於如第3B圖中所示之互補金屬氧化半導體裝置300之上。保護介電層311包括有二氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、氟化石英玻璃(FSG)、碳摻雜的氧化矽、低k值介電材料或其組合。保護介電層311可以保護下方之金屬區307A至307D或下電極免於損壞於隨後之製程(例 如，結合製程)之中。由於沒有介電凸塊309A於金屬區307A之上，故由介電凸塊309A以及在金屬區307B及307C上之保護介電層311所構成之結合凸塊會具有一高度大於單獨在金屬區307上之保護介電層311之高度。在堆疊式半導體結構之移動過程中，結合之凸塊可以抵抗微機電系統裝置200之上電極(金屬單元211B及211C)之拉下元件，以碰觸互補金屬氧化半導體裝置300之下電極(金屬區307B及307C)之拉下元件。倘若一殘留靜電力是存在於上電極與下電極之間，結合之凸塊亦可以提供一反作用力於微機電系統裝置200之上電極之上以避免在互補金屬氧化半導體裝置300之下電極上之黏附。
請參閱第3D圖，複數個孔隙313是被成型延伸通過保護介電層311及介電層309，以暴露金屬區307D之複數個部分。複數個孔隙313是藉由適當之製程而被成型，其包括微影圖刻及蝕刻製程。
再如第1A至1B圖所示，在方法100之步驟117，複數個第二結合特徵是被成型於複數個金屬片段之複數個部分之上。
第3E圖係顯示在執行步驟117後之互補金屬氧化半導體裝置300之剖面示意圖。請參閱第3E圖，複數個結合特徵315A-B是被成型於第3D圖所示之互補金屬氧化半導體裝置300之上。結合特徵315A是被成型於保護介電層311之複數個部分之上、孔隙313之中以及接觸複數個金屬區307D。在微機電系統裝置200結合於互補金屬氧化半導體裝置300以形成堆疊式半導體裝置之後，結合特徵315A是用於提供從一外部電源至 微機電系統裝置200之上電極之拉下元件的一電氣路徑，透過結合特徵217A及多層式內連線350。結合特徵315B是被成型於位在互補金屬氧化半導體裝置300之邊緣處之保護介電層311之複數個部分之上。結合特徵315B係形成一封閉迴圈密封環。在此，封閉迴圈密封環係圍繞結合特徵315A、下電極(金屬區307A)之訊號元件以及下電極(金屬區307B及307C)之拉下元件。結合特徵315B是被成型於金屬區307D之上。在一些實施例之中，結合特徵315A是實質上共平面於結合特徵315B。
結合特徵315A、315B包括有一導電材料，例如，一金屬材料或一半導體材料。結合特徵之金屬材料包括有鋁、銅或鋁/銅合金。結合特徵之半導體材料包括有矽或鍺。結合特徵315A、315B是藉由沉積一導電層於被圖刻之保護介電層311之上以及填滿孔隙313而被成型，然後根據微機電系統裝置200之設計需求圖刻導電層。導電層之沉積製程包括有化學氣相沉積(CVD)、物理氣相沉積(PVD)、低壓化學氣相沉積(LPCVD)、大氣壓力化學氣相沉積(APCVD)、電漿增強化學氣相沉積(PECVD)或其結合。導電層是利用微影圖刻製程、蝕刻製程或其他適當製程而被圖刻。
第4A圖至第4B圖係顯示根據本發明之一或多個實施例之在各種製造階段處之一堆疊式半導體裝置400之剖面示意圖，其中，堆疊式半導體裝置400包括有一微機電系統裝置200及一互補金屬氧化半導體裝置300。
再如第1A至1B圖所示，在方法100中之步驟118是對於微機電系統裝置結合於互補金屬氧化半導體裝置以形成 堆疊式半導體裝置。在步驟118，第二結合特徵是結合於位在第一底材上之第一結合特徵。
第4A圖係顯示在執行步驟118後之堆疊式半導體裝置400之剖面示意圖。請參閱第4A圖，微機電系統裝置200是結合於互補金屬氧化半導體裝置300，以形成堆疊式半導體結構400。在所示之實施例之中，微機電系統裝置200之結合特徵217A、217B是分別結合於互補金屬氧化半導體裝置300之結合特徵315A、315B。結合特徵217A係接觸結合特徵315A，並且結合特徵217A係與結合特徵315A配合去電性連接微機電系統裝置200及互補金屬氧化半導體裝置300。結合特徵217B係接觸結合特徵315B，並且結合特徵217B係與結合特徵315B配合去形成一封閉迴圈結合密封環。封閉迴圈結合密封環係圍繞微機電系統裝置200之可移動結構250(包括上電極)、互補金屬氧化半導體裝置300之下電極以及結合特徵217A及315A。封閉迴圈結合密封環是位於堆疊式半導體結構400之邊緣處，並且封閉迴圈結合密封環係保護上電極及下電極在隨後之製程中不受水氣或其他化學藥劑之侵襲。可移動結構250(包括上電極)以及下電極是被密封於微機電系統底材201與互補金屬氧化半導體底材301之間。由於結合特徵217A、217B以及結合特徵315A、315B是被設置於微機電系統裝置200與互補金屬氧化半導體裝置300之間，故可移動結構250是被懸浮於互補金屬氧化半導體裝置300之前側之上。
在一些實施例之中，一共熔結合製程是被執行去結合微機電系統裝置200與互補金屬氧化半導體裝置300。共熔 結合製程是藉由加熱接觸之兩材料而被執行。由於結合特徵217A、217B及315A、315B包括有一金屬材料或一半導體材料，故共熔結合製程可以形成一金屬/金屬結合(例如，鋁/鋁結合)介面或一金屬/半導體材料結合(例如，鋁/鍺結合)介面。
請參閱第4B圖，在結合製程之後，在堆疊式半導體結構400中之微機電系統底材201是從相對於微機電系統底材201之可移動結構250之一背表面被薄化。在一些實施例之中，一平坦化製程(例如，一化學機械研磨(CMP)製程、研磨及/或化學蝕刻製程)是被施加於微機電系統底材201之背表面，以降低微機電系統底材201之厚度。在一些實施例之中，位於凹入部221B上之微機電系統底材201之一部分是被移除於微機電系統底材201之背表面的薄化之後。因此，微機電系統底材201之一寬度W1是小於在堆疊式半導體結構400中之互補金屬氧化半導體底材301之一寬度W2。靠近互補金屬氧化半導體裝置300之邊緣之複數個金屬區307D係延伸超過微機電系統裝置200之邊緣。靠近互補金屬氧化半導體裝置300之邊緣之複數個金屬區307D能夠在隨後之製程中形成電氣連接結構於一外部電路。
在薄化製程之後，保護介電層311之複數個部分是被移除掉，以暴露靠近互補金屬氧化半導體裝置300之邊緣之複數個金屬區307D。複數個電氣連接結構401是被成型於靠近互補金屬氧化半導體裝置300之邊緣之複數個金屬區307D之上，以連接於一外部電路。在一些實施例之中，電氣連接結構401係為由一電線結合製程所製成之一電線，如第4B圖所示。在一些實施例之中，電氣連接結構401係為一焊錫凸塊。如上 所述，堆疊式半導體結構400已與微機電系統裝置200及互補金屬氧化半導體裝置300整合在一起。微機電系統裝置200及互補金屬氧化半導體裝置300可以透過電氣連接結構401、金屬區307A-307D、多層式內連線350、結合特徵315A、結合特徵217A及金屬單元211B-211C電性連接於一外部電路。
含有至少一RF微機電系統裝置200之堆疊式半導體結構400之一運作是被如下所敘述。當可移動結構250(包含彈性上電極)是處於向上狀態時，位於微機電系統裝置200中之上電極與互補金屬氧化半導體裝置300中之下電極間之電容是低的。在金屬區307A(下電極之訊號元件)中之一RF訊號傳送會一路走完。RF訊號是處於”on”狀態之中。
當一預定電壓是被施加於上電極之(金屬單元211B-211C)之拉下元件與下電極(金屬區307B-307C)之拉下元件之間時，可移動結構250(包含彈性上電極)是被一靜電力所拉，並且可移動結構250是向下倒塌至下電極。上電極(金屬單元211A)之訊號元件是被拉下，直到其符合位於下電極(金屬區307A)之訊號元件上之保護介電層311為止。保護介電層311及蓋介電層213係防止上電極及下電極發生電性短路。位於微機電系統裝置200中之上電極與互補金屬氧化半導體裝置300中之下電極間之電容是高的。在下電極(金屬區307A)之訊號元件中之RF訊號傳送可以轉向至上電極(金屬單元211A)之訊號元件。RF訊號可能不會一路走完。RF訊號是從下電極中之金屬區307A行進至上電極中之金屬單元211A。RF訊號是處於”off”狀態之中。在微機電系統裝置200中之可移動上電極是可變的 做為一開關，以控制RF訊號之傳送。
當預定電壓是被撤回時，倘若一殘留靜電力是存在於上電極與下電極之間，則結合之凸塊(介電凸塊309A及保護介電層311)可以提供一反作用力於微機電系統裝置200中之上電極之上，以避免上電極黏附於互補金屬氧化半導體裝置300中之下電極之上。
第5A圖至第5E圖係顯示在第2A-2H圖、第3A-3E圖及第4A-4B圖中之各種製造階段處之一堆疊式半導體結構500之剖面示意圖，其中，堆疊式半導體結構500包括有一微機電系統裝置200及一互補金屬氧化半導體裝置300。在第5A圖至第5E圖中之一些結構可以是實質上類似於在第2A-2H圖、第3A-3E圖及第4A-4B圖中所揭露之實施例，以及共同結構之敘述在此是被省略。
請參閱第5A圖，堆疊式半導體結構500包括有如第2I圖所示之微機電系統裝置200。微機電系統底材201、凹洞202、中止層204、犧牲材料206、介電層203、金屬片段205A-205C、介電薄膜207、金屬單元211A-211D、蓋介電層213、結合特徵217A-217B及透孔219之材料與製造方法之細節可以在與第2A圖至第2I圖相關之敘述中找到，而在此不予贅述。
請參閱第5B圖，含氟環境之一乾蝕刻製程是透過透孔219被執行，以蝕刻微機電系統底材201中之犧牲材料206。凹洞202係出現於微機電系統底材201中之介電薄膜207之下。介電層203、介電薄膜207及蓋介電層213會比犧牲材料206 具有一較高之蝕刻阻抗，以形成凹洞202。相對於介電層203、介電薄膜207及蓋介電層213之犧牲材料206之一蝕刻選擇比係大於20。
在凹洞202之成型之後，一可移動結構250是從微機電系統底材201(或犧牲材料206)被釋放，並且可移動結構250是懸浮於凹洞202之上。可移動結構250可以是實質上類似於第2K圖中所揭露之實施例，以及可移動結構250之敘述可以在與第2K圖關聯之敘述中找到，而在此不予贅述。
介電薄膜207係提供機械強度及剛性去做為一懸浮薄膜或束，對於在微機電系統裝置200中之可移動結構250。在一些實施例之中，介電薄膜207之一厚度對於金屬單元211A-211C或金屬片段205A-205C之一厚度的比例係介於大約2與大約7之間。在一些實施例之中，介電薄膜207之厚度對於介電層203或蓋介電層213之厚度的比例係介於大約5與大約70之間。
請參閱第5C圖，堆疊式半導體結構500包括有第3E圖所示之互補金屬氧化半導體裝置300。互補金屬氧化半導體底材301、內層介電層303、多層式內連線350、線305A及305B、中介窗V1及V2、金屬區307A至307D、介電層309、介電凸塊309A、保護介電層311及結合特徵315A-B之材料與製造方法之細節可以在與第3A圖至第3E圖相關之敘述中找到，而在此不予贅述。
請參閱第5D圖，微機電系統裝置200是連接於互補金屬氧化半導體裝置300以形成堆疊式半導體結構500。在所示 之實施例之中，微機電系統裝置200之結合特徵217A-B是分別結合於互補金屬氧化半導體裝置300之結合特徵315A-B。結合特徵217A係接觸結合特徵315A，並且結合特徵217A係與結合特徵315A配合去電性連接微機電系統裝置200與互補金屬氧化半導體裝置300。結合特徵217B係接觸結合特徵315B，並且結合特徵217B係與結合特徵315B配合去形成一封閉迴圈結合密封環。封閉迴圈結合密封環係圍繞可移動結構250(包括上電極)以及微機電系統裝置200與互補金屬氧化半導體裝置300之下電極。封閉迴圈結合密封環係位於堆疊式半導體結構500之邊緣處，並且封閉迴圈結合密封環係在堆疊式半導體結構500之後續製程或運作之中保護上電極及下電極免於水氣或其他化學物質之侵襲。可移動結構250(包括上電極)及下電極是被密封於微機電系統底材201與互補金屬氧化半導體底材301之間。由於結合特徵217A-B以及設置於微機電系統裝置200與互補金屬氧化半導體裝置300之間的結合特徵315A-B，可移動結構250是懸浮於互補金屬氧化半導體裝置300之前側之上。
請參閱第5E圖，在結合製程之後，複數個穿透底材中介窗505是被成型於微機電系統底材201之內，因而從相對於微機電系統底材201之可移動結構250之背表面延伸至金屬片段205B-205C之複數個部分。因此，穿透底材中介窗505係提供內部與外部電性連接於堆疊式半導體結構500。穿透底材中介窗505具有沿著穿透底材中介窗505之側壁及位於微機電系統底材201之背表面上被成型之一絕緣層501。穿透底材中介窗505亦可以包括有一金屬圖形位於絕緣層501之上。金屬圖形可 以結合於一焊錫球或一導電凸塊，以提供外部電性連接於金屬片段205B-205C及微機電系統裝置200之金屬單元211B-211C。再者，金屬圖形可以透過穿透底材中介窗505、金屬片段205B-205C、金屬單元211B-211C、結合特徵217A、結合特徵315A、金屬區307A至307D以及多層式內連線350提供外部電性連接於互補金屬氧化半導體裝置300。如上所述，堆疊式半導體結構500已與微機電系統裝置200及互補金屬氧化半導體裝置300被整合在一起，因而可提供一裝置去使不需要之電性寄生最小化。
在一些實施例之中，穿透底材透孔是被成型於微機電系統底材201之中，利用微影圖刻製程及蝕刻製程去暴露金屬片段205B-205C之複數個部分。絕緣層501是被成型於穿透底材透孔之側壁之上以及位於微機電系統底材201之背表面之上。絕緣層501包括有氧化矽、氮化矽或氮氧化矽。穿透底材透孔是以一導電材料所填充，以及過多的導電材料是被移除掉，然後導電材料是根據微機電系統裝置200之設計需求而被圖刻去形成穿透底材中介窗505。穿透底材中介窗505之導電材料包括有鋁、銅、鋁/銅合金。導電材料之成型方法包括有無電電鍍、濺鍍、印刷、電鍍、物理氣相沉積(PVD)或化學氣相沉積(CVD)。在一些實施例之中，一平坦化製程(例如，一化學機械研磨製程及/或化學蝕刻)是被施加於微機電系統底材201之背表面，以降低微機電系統底材201之厚度，在穿透底材透孔是被成型之前。
雖然本發明已以較佳實施例揭露於上，然其並非 用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧微機電系統裝置
201‧‧‧底材、微機電系統底材
202‧‧‧凹洞
203‧‧‧介電層
204‧‧‧中止層
205A-205C‧‧‧金屬片段
207‧‧‧介電層、介電薄膜
211A-211D‧‧‧金屬單元
217A、217B‧‧‧結合特徵
219‧‧‧透孔
221B‧‧‧凹入部
250‧‧‧可移動結構
D‧‧‧深度

Claims (10)

  1. 一種成型堆疊式半導體裝置之方法，包括：提供一第一底材，其中，該第一底材具有一前表面；從該前表面蝕刻該第一底材之一部分以形成一凹洞；成型一中止層於該凹洞之一內部表面以及該第一底材之該前表面之上；以一犧牲材料填充該凹洞；成型一彈性介電薄膜於該犧牲材料及該第一底材之該前表面之上；成型複數個金屬單元於該彈性介電薄膜之上；成型一蓋介電層於該等金屬單元及該彈性介電薄膜之上；蝕刻該蓋介電層之複數個部分以暴露該等金屬單元；成型複數個第一結合特徵於該蓋介電層之上以及接觸該等金屬單元；蝕刻該蓋介電層之複數個部分以及該彈性介電薄膜，以形成複數個透孔去暴露該犧牲材料之複數個部分；從該凹洞經由該等透孔移除該犧牲材料，以形成具有該彈性介電薄膜之一可移動結構，其中，該等金屬單元及該蓋介電層係懸浮於該凹洞之上；提供一第二底材，其中，該第二底材具有至少一電晶體；成型一多層式內連線，其中，該多層式內連線係設置於該至少一電晶體之上，並且係電性連接於該至少一電晶體；成型複數個金屬片段於該多層式內連線之上；成型複數個第二結合特徵於該等金屬片段之複數個部分之 上；以及結合該等第二結合特徵於該等第一結合特徵。
  2. 如申請專利範圍第1項所述之成型堆疊式半導體裝置之方法，更包括：在成型該彈性介電薄膜之前，成型複數個金屬片段於該第一底材之該前表面之上。
  3. 如申請專利範圍第2項所述之成型堆疊式半導體裝置之方法，更包括：成型一介電層於該等金屬片段與該第一底材之該前表面之間。
  4. 如申請專利範圍第1項所述之成型堆疊式半導體裝置之方法，更包括：成型複數個凹入部於該等第一結合特徵之外側處，其中，該等凹入部係延伸通過該蓋介電層、該彈性介電薄膜及該第一底材之複數個部分。
  5. 如申請專利範圍第1項所述之成型堆疊式半導體裝置之方法，更包括：成型複數個介電凸塊於該等金屬片段之複數個部分之上。
  6. 如申請專利範圍第1項所述之成型堆疊式半導體裝置之方法，其中，結合之該等第一結合特徵及該等第二結合特徵之一部分係構成一密封環，以及該密封環係圍繞該可移動結構。
  7. 一種成型堆疊式半導體裝置之方法，包括：提供一第一底材，其中，該第一底材具有一前表面； 從該前表面蝕刻該第一底材之一部分以形成一凹洞；成型一中止層於該凹洞之一內部表面以及該第一底材之該前表面之上；以一犧牲材料填充該凹洞；成型一彈性介電薄膜於該犧牲材料及該第一底材之該前表面之上；成型一上電極於該彈性介電薄膜之上；成型一蓋介電層於該上電極及該彈性介電薄膜之上；蝕刻該蓋介電層之複數個部分以暴露該上電極；成型複數個第一結合特徵於該蓋介電層之上以及接觸該上電極；蝕刻該蓋介電層之複數個部分以及該彈性介電薄膜，以形成複數個透孔去暴露該犧牲材料之複數個部分；從該凹洞經由該等透孔移除該犧牲材料，以形成具有該彈性介電薄膜之一可移動結構，其中，該上電極及該蓋介電層係懸浮於該凹洞之上；成型一多層式內連線於一第二底材之上；成型一下電極於該多層式內連線之上；成型複數個第二結合特徵於該下電極之上；以及結合該等第二結合特徵於該等第一結合特徵，其中，該上電極及該下電極係構成具有一可變電容之一電容器。
  8. 如申請專利範圍第7項所述之成型堆疊式半導體裝置之方法，更包括：在成型該彈性介電薄膜之前，成型一介電層及複數個金屬片 段於該犧牲材料及該第一底材之該前表面之上。
  9. 如申請專利範圍第7項所述之成型堆疊式半導體裝置之方法，其中，該上電極具有至少一訊號元件及至少一拉下元件，該至少一拉下元件係鄰接於該至少一訊號元件，以及該至少一訊號元件及該至少一拉下元件係被一間隙所分隔。
  10. 一種堆疊式半導體裝置，包括：一第一底材，具有至少一電晶體；一多層式內連線，係設置於該至少一電晶體之上，並且係電性連接於該至少一電晶體；複數個金屬片段，係設置於該多層式內連線之上；複數個第一結合特徵，係位於該等金屬片段之上；一第二底材，具有一前表面；一凹洞，係從該前表面延伸至該第二底材中之一深度之中，其中，該凹洞具有一內部表面；一中止層，係位於該凹洞之該內部表面之上；一可移動結構，係設置於該第二底材之該前表面之上，並且係懸浮於該凹洞之上，其中，該可移動結構具有位於該前表面上及懸浮於該凹洞上之一介電薄膜、位於該介電薄膜上之複數個金屬單元以及位於該等金屬單元上之一蓋介電層；以及複數個第二結合特徵，係位於該蓋介電層之上，並且係結合於該等第一結合特徵，其中，該等第二結合特徵係延伸通過該蓋介電層，並且係電性連接於該等金屬單元。
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