CN105845589B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：通过第一键合环和第二键合环将第一衬底和第三衬底共晶键合；对第三衬底进行减薄处理，在第三衬底的远离第一衬底的表面上形成重布线层以及位于重布线层上的凸点。本发明的方法由于包括将第一衬底与第三衬底共晶键合，对第三衬底进行减薄处理以及形成重布线层和凸点的步骤，因而可以在为芯片提供电通路的同时减小芯片尺寸，降低成本。本发明的半导体器件采用上述方法制造，同样具有上述优点。本发明的电子装置，由于包括上述的半导体器件，因而同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
在半导体技术领域中，在某些半导体器件的制造过程中，需要将形成有CMOS器件的衬底(例如晶圆)与形成有MEMS(微机电系统)器件的衬底(例如晶圆)集成在一起从而形成功能更强大的半导体器件。
一种半导体器件的制造方法采用如下方式实现：首先将形成有CMOS器件的衬底(例如形成有CMOS-TSV的晶圆)和形成有MEMS器件的衬底(例如晶圆)通过中介板(Interposer)以及引线键合(Wire bonding)的方式实现互联，然后经过塑封的形式以达到封装的目的。然而，这一半导体器件的制造方法存在芯片面积及体积在封装后较大以及工艺的成本较高的问题。
另一种半导体器件的制造方法采用直接共晶键合的方式实现，形成的半导体器件的结构包括直接共晶键合的形成有CMOS器件的衬底和封盖层。其中，在该半导体器件中，封盖层只能实现封盖的作用，不能为芯片提供电通路，而且该半导体器件需要专门的封盖层，且不能与硅通孔-晶圆级封装(Through Silicon Via and Wafer Level Packaging；TSV-WLP)集成。
为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法和电子装置。
发明内容
本发明提出一种半导体器件及其制造方法和电子装置，可以降低封装后的芯片面积和体积，降低工艺成本。
本发明的一个实施例提供一种半导体器件的制造方法，其包括：
步骤S101：提供形成有MEMS器件的第一衬底，在所述第一衬底上形成介电层以及位于所述介电层内的互连结构和空腔，在所述第一衬底的形成有所述介电层的一侧接合第二衬底；
步骤S102：形成贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔以及贯穿所述第一衬底且与所述空腔连通的贯穿孔，在所述接触孔内形成导电插塞，在所述第一衬底的远离所述第二衬底的表面形成第一键合环；
步骤S103：提供形成有CMOS器件和硅通孔的第三衬底，对所述第三衬底执行后段制程至形成最后一层金属层；
步骤S104：在所述第三衬底上形成位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环；
步骤S105：通过所述第一键合环和所述第二键合环将所述第一衬底和所述第三衬底共晶键合；
步骤S106：对所述第三衬底进行减薄处理，在所述第三衬底的远离所述第一衬底的表面上形成与所述硅通孔相连的重布线层以及位于所述重布线层上的凸点。
示例性地，在所述步骤S101中，所述介电层的材料包括聚氧乙烯，所述互联结构的材料包括铝或铜。
示例性地，在所述步骤S101中，在所述第一衬底的形成有所述介电层的一侧接合第二衬底的方法包括熔融键合。
示例性地，在所述步骤S102中，形成所述接触孔以及所述贯穿孔的方法包括深反应离子刻蚀。
示例性地，在所述步骤S102中，所述导电插塞的材料包括钨金属。
示例性地，在所述步骤S102中，所述第一键合环的材料包括铝。
示例性地，在所述步骤S103中，所述最后一层金属层的材料包括铝。
示例性地，在所述步骤S104中，所述第二键合环的材料包括锗。
示例性地，所述步骤S104包括：通过炉管工艺在所述第三衬底上生长覆盖所述最后一层金属层的锗材料层，对所述锗材料层进行刻蚀以形成与所述第一键合环相对应的第二键合环。
示例性地，在所述步骤S104与所述步骤S105之间还包括步骤S1045：对所述第一衬底和所述第三衬底进行预处理，其中所述预处理包括：先利用等离子体进行处理，再利用DHF进行清洗。
示例性地，在所述步骤S106中，所述重布线层的材料包括铜。
本发明的另一个实施例提供一种半导体器件，其包括第一衬底、第二衬底和第三衬底，其中，所述第一衬底形成有MEMS器件，所述第三衬底形成有CMOS器件和硅通孔；还包括位于所述第一衬底上的介电层，位于所述介电层内的互连结构和空腔，贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔，贯穿所述第一衬底且与所述空腔连通的贯穿孔，位于所述接触孔内的导电插塞，位于所述第一衬底的与形成有所述介电层的表面相对的表面上的第一键合环；位于所述第三衬底上的最后一层金属层，位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环，位于所述第三衬底的与形成有所述最后一层金属的表面相对的表面上且与所述硅通孔相连的重布线层，以及位于所述重布线层上的凸点；其中，所述第一衬底的形成有所述介电层的表面与所述第二衬底相接合；所述第一衬底的形成有所述第一键合环的表面与所述第三衬底的形成有所述第二键合环的表面通过所述第一键合环以及所述第二键合环共晶键合。
示例性地，所述介电层的材料包括聚氧乙烯，所述互联结构的材料包括铝或铜。
示例性地，所述导电插塞的材料包括钨金属。
示例性地，所述第一键合环的材料包括铝，所述最后一层金属层的材料包括铝，所述第二键合环的材料包括锗。
本发明的再一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括第一衬底、第二衬底和第三衬底，其中，所述第一衬底形成有MEMS器件，所述第三衬底形成有CMOS器件和硅通孔；所述半导体器件还包括位于所述第一衬底上的介电层，位于所述介电层内的互连结构和空腔，贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔，贯穿所述第一衬底且与所述空腔连通的贯穿孔，位于所述接触孔内的导电插塞，位于所述第一衬底的与形成有所述介电层的表面相对的表面上的第一键合环；位于所述第三衬底上的最后一层金属层，位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环，位于所述第三衬底的与形成有所述最后一层金属的表面相对的表面上且与所述硅通孔相连的重布线层，以及位于所述重布线层上的凸点；
其中，所述第一衬底的形成有所述介电层的表面与所述第二衬底相接合；所述第一衬底的形成有所述第一键合环的表面与所述第三衬底的形成有所述第二键合环的表面通过所述第一键合环以及所述第二键合环共晶键合。
本发明的半导体器件的制造方法包括将形成有MEMS器件的第一衬底与形成有CMOS器件和硅通孔的第三衬底共晶键合，对第三衬底进行减薄处理以及形成重布线层和凸点的步骤，可以在为芯片提供电通路的同时减小芯片尺寸，降低成本。本发明的半导体器件采用上述方法制造，同样具有上述优点。本发明的电子装置，由于包括上述的半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A、图1B、图1C、图1D、图1E和图1F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图；
图3为本发明的另一个实施例的一种半导体器件的结构的剖视图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的注入区可导致该注入区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图1A至图1F和图2来描述本发明的一个实施例提出的一种半导体器件的制造方法。其中，图1A至图1F为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
本发明实施例的半导体器件的制造方法整合CMOS-TSV以及MEMS-WLP集成工艺流程,可以用与CMOS器件的制造工艺兼容的材料来使CMOS-TSV晶圆与MEMS晶圆实现共晶键合，然后进行CMOS-TSV晶圆的背面减薄处理以及再布线和凸点(Ball Drop)工艺，从而形成晶圆级封装结构。
示例性地，在该方法中采用键合的硅密封环阵列结构，该键合的硅密封环阵列盖在MEMS器件之上，可用来形成MEMS器件结构的上层盖帽以保护MEMS器件并作密封之用。并且，该硅密封环阵列可以为芯片提供电通路，所以在设计芯片时可以引入垂直互联金属层，实现晶圆堆叠和先进封装技术，从而进一步减小芯片尺寸，降低成本。
在一个示例中，本发明实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供形成有MEMS器件的第一衬底500，在衬底500上形成介电层501以及位于介电层501内的互连结构502和空腔503，并在衬底500的形成有介电层501的一侧接合第二衬底600，形成的结构如图1A所示。
示例性地，第一衬底500可以为硅衬底或其他合适的衬底。MEMS器件(图1A未示出)可以位于第一衬底500的任何可行的位置。介电层501的材料可以为聚氧乙烯(PEOX)或其他合适的材料。互连结构502可以包括接触孔(CT)以及互连线等。其中，互联结构的材料可以为铝、铜或其他合适的导电材料。第二衬底600可以为硅衬底或其他合适的衬底。
其中，接合第二衬底600的方法，可以为熔融键合(Fusion Bonding)或其他合适的方法。
在本步骤中，在接合第二衬底600之后，还可以包括进行晶片切边(Wafer Edgetrimming)和晶片减薄(Wafer Thinning)的步骤。通过晶片减薄工艺，可以降低第一衬底500和/或第二衬底600的厚度，从而降低最终形成的半导体器件的厚度。
其中，在本实施例中，第二衬底600作为密封环，用来形成MEMS器件结构的上层盖帽以保护器件并作密封之用。互连结构502用于与其他导电连接件一起在最终形成的半导体器件内形成导电通路。
步骤A2：通过刻蚀形成贯穿第一衬底500和介电层501且与互连结构502相对应的接触孔6001以及贯穿第一衬底500且与空腔503连通的贯穿孔6002，形成位于接触孔6001内的导电插塞601，在第一衬底500的远离第二衬底600的表面形成键合环(Bonding Ring)602，如图1B所示。
在一个示例中，所采用的刻蚀方法为深反应离子刻蚀(DRIE)。
其中，在形成位于接触孔6001内的导电插塞601之前，还可以形成位于接触孔6001内壁上的氧化硅层6003，如图1B所示。示例性地，形成导电插塞601的方法包括：在接触孔6001内沉积导电材料并进行CMP。导电插塞601的材料可以为钨金属或其他合适的材料。
其中，键合环602的材料可以为铝(Al)或其他合适的材料。形成键合环602的方法可以包括：沉积键合材料层并进行刻蚀以形成键合环602。
步骤A3：提供形成有CMOS器件(未示出)和硅通孔(TSV)701的第三衬底700，对第三衬底700执行后段制程至形成最后一层金属层702，如图1C所示。
其中，CMOS器件可以形成于第三衬底700内各种可行的位置处。
其中，在第三衬底700上形成CMOS器件和硅通孔(TSV)701的方法，可以采用各种可行的方式(例如CMOS及TSV标准工艺)实现，在此并不进行限定。执行后段制程至形成最后一层金属层702的方法，可以采用各种可行的方式实现，在此亦不进行限定。
其中，最后一层金属层702可以为铝或其他合适的材料。示例性地，最后一层金属层702为第六层金属层(M6)。
步骤A4：在第三衬底700上形成位于最后一层金属层702上且与键合环602相对应的键合环703，如图1D所示。
示例性地，键合环703的材料可以为锗(Ge)或其他合适的材料。形成键合环703的方法可以为：通过炉管工艺在第三衬底700上生长覆盖最后一层金属层702的锗材料层，对锗材料层进行刻蚀以形成与键合环602相对应的键合环703。
步骤A5：对第一衬底500(包括接合于第一衬底500上的第二衬底600)和第三衬底700进行预处理，通过键合环602和键合环703将第一衬底500和第三衬底700实现共晶键合，如图1E所示。
其中，对第一衬底500和第三衬底700进行预处理的方法可以包括：先利用等离子体(Plasma)进行处理，再进行湿法清洗。示例性地，湿法清洗可以为DHF预处理。
示例性地，通过键合环602和键合环703将第一衬底500和第三衬底700实现共晶键合的工艺，可以为Al-Ge共晶键合工艺，Cu-Sn共晶键合工艺或其他合适的键合工艺。在一个示例中，最后一层金属层702的材料为铝，键合环703的材料为锗(Ge)，键合环602的材料为铝，第一衬底500和第三衬底700之间实现的是Al-Ge-Al共晶键合。
在本实施例中，在键合之后，第一衬底500内的器件(例如MEMS器件)与第三衬底700内的器件(例如CMOS器件)可以通过互联结构502、导电插塞601、键合环602、最后一层金属层702、硅通孔701等实现导通，即，可以为芯片提供电通路，如图1E所示。
步骤A6：从远离第一衬底500的一侧对第三衬底700进行减薄处理，在第三衬底700的远离第一衬底500的表面上形成与硅通孔701相连的重布线层(RDL)801和位于重布线层801上的凸点(Ball Drop)802，如图1F所示。
其中，形成重布线层801和凸点802的方法，可以采用现有的各种可行的方法，在此并不进行限定。
示例性地，重布线层801的材料为铜，其厚度可以为8μm。
在本步骤中，在减薄处理之后，除形成重布线层801和凸点802之外，还可以形成介电层等其他各种可行的结构，在此并不进行限定。
经过步骤A6，形成的半导体器件的结构可以用于晶圆级封装。
至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。本领域的技术人员可以理解，除上述的步骤A1至A6外，在相邻的步骤之间以及步骤A6之后，还可以包括其他可行的步骤，在此并不进行限定。
在本发明实施例中，还可以对上述示例进行变形，例如：可以将步骤A1和A2置于步骤A3和A4之后。此外，本发明实施例的上述半导体器件的制造方法还可以进行其他各种可行的变形，在此并不进行限定。
本发明实施例的半导体器件的制造方法包括将形成有MEMS器件的第一衬底500与形成有CMOS器件和硅通孔701的第三衬底700共晶键合，对第三衬底进行减薄处理以及形成重布线层和凸点的步骤，可以形成晶圆级封装结构，并且在为芯片提供电通路的同时，减小芯片尺寸，降低成本。
此外，作为硅密封环阵列的第二衬底盖在MEMS器件之上，可以用来形成MEMS器件结构的上层盖帽以保护器件并作密封之用。
图2示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括：
在步骤S101中，提供形成有MEMS器件的第一衬底，在所述第一衬底上形成介电层以及位于所述介电层内的互连结构和空腔，在所述第一衬底的形成有所述介电层的一侧接合第二衬底；
在步骤S102中，形成贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔以及贯穿所述第一衬底且与所述空腔连通的贯穿孔，在所述接触孔内形成导电插塞，在所述第一衬底的远离所述第二衬底的表面形成第一键合环；
在步骤S103中，提供形成有CMOS器件和硅通孔的第三衬底，对所述第三衬底执行后段制程至形成最后一层金属层；
在步骤S104中，在所述第三衬底上形成位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环；
在步骤S105中，通过所述第一键合环和所述第二键合环将所述第一衬底和所述第三衬底共晶键合；
在步骤S106中，对所述第三衬底进行减薄处理，在所述第三衬底的远离所述第一衬底的表面上形成与所述硅通孔相连的重布线层以及位于所述重布线层上的凸点。
在上述半导体器件的制造方法中，步骤编号S101至S104并不构成对步骤先后顺序的限定，步骤S101和步骤S102可以位于步骤S103与步骤S104之前，整个方法的步骤顺序为：步骤S101-步骤S102-步骤S103-步骤S104-步骤S105-步骤S106；步骤S101和步骤S102也可以位于步骤S103与步骤S104之后，整个方法的步骤顺序为：步骤S103-步骤S104-步骤S101-步骤S102-步骤S105-步骤S106。
下面，参照图3来描述本发明的一个实施例提出的一种半导体器件的结构。图3为本发明的一个实施例的一种半导体器件的结构的示意性剖视图。
本发明实施例的半导体器件，可以采用上述的半导体器件的制造方法制备。
如图3所示，本发明实施例的半导体器件包括第一衬底500、第二衬底600和第三衬底700，其中，所述第一衬底形成有MEMS器件(图中未示出)，所述第三衬底形成有CMOS器件(图中未示出)和硅通孔701。该半导体器件还包括位于第一衬底500上的介电层501，位于介电层501内的互连结构502和空腔503，贯穿第一衬底500和介电层501且与互连结构502相对应的接触孔6001，贯穿第一衬底500且与空腔502连通的贯穿孔6002，位于接触孔6001内的导电插塞601，位于第一衬底500的与形成有所述介电层501的表面相对的表面上的第一键合环602；位于第三衬底700上的最后一层金属层702，位于最后一层金属层702上且与第一键合环602相对应的第二键合环703，位于第三衬底700的与形成有最后一层金属702的表面相对的表面上且与硅通孔701相连的重布线层801，以及位于重布线层801上的凸点802。
其中，第一衬底500的形成有介电层501的表面与第二衬底600相接合；第一衬底500的形成有所述第一键合环602的表面与第三衬底700的形成有第二键合环703的表面通过第一键合环602以及第二键合环703共晶键合。
示例性地，介电层501的材料包括聚氧乙烯，互联结构502的材料包括铝或铜。
示例性地，导电插塞601的材料包括钨金属。
示例性地，第一键合环602的材料包括铝，最后一层金属层702的材料包括铝，第二键合环703的材料包括锗。
关于本发明实施例的半导体器件的具体结构，可以参照上述半导体器件的制造方法，此处不再一一赘述。
本发明实施例的半导体器件，具有相键合的第一衬底、第二衬底和第三衬底以及重布线层和凸点等结构，可以在为芯片提供电通路的同时减小芯片尺寸，降低成本。
本发明的再一个实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为如上所述的半导体器件或根据如上所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件。
示例性地，该半导体器件包括第一衬底、第二衬底和第三衬底，其中，所述第一衬底形成有MEMS器件，所述第三衬底形成有CMOS器件和硅通孔；所述半导体器件还包括位于所述第一衬底上的介电层，位于所述介电层内的互连结构和空腔，贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔，贯穿所述第一衬底且与所述空腔连通的贯穿孔，位于所述接触孔内的导电插塞，位于所述第一衬底的与形成有所述介电层的表面相对的表面上的第一键合环；位于所述第三衬底上的最后一层金属层，位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环，位于所述第三衬底的与形成有所述最后一层金属的表面相对的表面上且与所述硅通孔相连的重布线层，以及位于所述重布线层上的凸点；其中，所述第一衬底的形成有所述介电层的表面与所述第二衬底相接合；所述第一衬底的形成有所述第一键合环的表面与所述第三衬底的形成有所述第二键合环的表面通过所述第一键合环以及所述第二键合环共晶键合。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于使用了根据上述方法制得的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供形成有MEMS器件的第一衬底(500)，在所述第一衬底上形成介电层(501)以及位于所述介电层内的互连结构(502)和空腔(503)，在所述第一衬底的形成有所述介电层的一侧接合第二衬底(600)，所述第二衬底形成所述MEMS器件的上层盖帽以保护器件并作密封之用；
步骤S102：形成贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔(6001)以及贯穿所述第一衬底且与所述空腔连通的贯穿孔(6002)，在所述接触孔内形成导电插塞(601)，在所述第一衬底的远离所述第二衬底的表面形成第一键合环(602)；
步骤S103：提供形成有CMOS器件和硅通孔(701)的第三衬底(700)，对所述第三衬底执行后段制程至形成最后一层金属层(702)；
步骤S104：在所述第三衬底上形成位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环(703)；
步骤S105：通过所述第一键合环和所述第二键合环将所述第一衬底和所述第三衬底共晶键合；
步骤S106：对所述第三衬底进行减薄处理，在所述第三衬底的远离所述第一衬底的表面上形成与所述硅通孔相连的重布线层(801)以及位于所述重布线层上的凸点(802)。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述介电层的材料包括聚氧乙烯，所述互连结构的材料包括铝或铜。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在所述第一衬底的形成有所述介电层的一侧接合第二衬底的方法包括熔融键合。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，形成所述接触孔以及所述贯穿孔的方法包括深反应离子刻蚀。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述导电插塞的材料包括钨金属。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述第一键合环的材料包括铝。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述最后一层金属层的材料包括铝。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述第二键合环的材料包括锗。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述步骤S104包括：通过炉管工艺在所述第三衬底上生长覆盖所述最后一层金属层的锗材料层，对所述锗材料层进行刻蚀以形成与所述第一键合环相对应的第二键合环(703)。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，在所述步骤S104与所述步骤S105之间还包括步骤S1045：对所述第一衬底和所述第三衬底进行预处理，其中所述预处理包括：先利用等离子体进行处理，再利用DHF进行清洗。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，所述重布线层的材料包括铜。
12.一种半导体器件，其特征在于，包括第一衬底(500)、第二衬底(600)和第三衬底(700)，其中，所述第一衬底形成有MEMS器件，所述第二衬底形成所述MEMS器件的上层盖帽以保护器件并作密封之用，所述第三衬底形成有CMOS器件和硅通孔(701)；还包括位于所述第一衬底上的介电层(501)，位于所述介电层内的互连结构(502)和空腔(503)，贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔(6001)，贯穿所述第一衬底且与所述空腔连通的贯穿孔(6002)，位于所述接触孔内的导电插塞(601)，位于所述第一衬底的与形成有所述介电层的表面相对的表面上的第一键合环(602)；位于所述第三衬底上的最后一层金属层(702)，位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环(703)，位于所述第三衬底的与形成有所述最后一层金属的表面相对的表面上且与所述硅通孔相连的重布线层(801)，以及位于所述重布线层上的凸点(802)；
其中，所述第一衬底的形成有所述介电层的表面与所述第二衬底相接合；所述第一衬底的形成有所述第一键合环的表面与所述第三衬底的形成有所述第二键合环的表面通过所述第一键合环以及所述第二键合环共晶键合。
13.如权利要求12所述的半导体器件，其特征在于，所述介电层的材料包括聚氧乙烯，所述互连结构的材料包括铝或铜。
14.如权利要求12所述的半导体器件，其特征在于，所述导电插塞的材料包括钨金属。
15.如权利要求12所述的半导体器件，其特征在于，所述第一键合环的材料包括铝，所述最后一层金属层的材料包括铝，所述第二键合环的材料包括锗。
16.一种电子装置，其特征在于，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件包括第一衬底、第二衬底和第三衬底，其中，所述第一衬底形成有MEMS器件，所述第二衬底形成所述MEMS器件的上层盖帽以保护器件并作密封之用，所述第三衬底形成有CMOS器件和硅通孔；所述半导体器件还包括位于所述第一衬底上的介电层，位于所述介电层内的互连结构和空腔，贯穿所述第一衬底和所述介电层且与所述互连结构相对应的接触孔，贯穿所述第一衬底且与所述空腔连通的贯穿孔，位于所述接触孔内的导电插塞，位于所述第一衬底的与形成有所述介电层的表面相对的表面上的第一键合环；位于所述第三衬底上的最后一层金属层，位于所述最后一层金属层上且与所述第一键合环相对应的第二键合环，位于所述第三衬底的与形成有所述最后一层金属的表面相对的表面上且与所述硅通孔相连的重布线层，以及位于所述重布线层上的凸点；
其中，所述第一衬底的形成有所述介电层的表面与所述第二衬底相接合；所述第一衬底的形成有所述第一键合环的表面与所述第三衬底的形成有所述第二键合环的表面通过所述第一键合环以及所述第二键合环共晶键合。
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