CN104037134B - 电子元件的扇出和异构性封装 - Google Patents

Abstract

本公开内容的各方面涉及封装结构，其配置为提供电子元件的异构封装和用于制造其的工艺。该封装结构包括载体衬底，所述载体衬底具有形成于其中的多个空腔。该封装结构还包括第一管芯和第二管芯。第一管芯至少基本包含在第一空腔内，所述第一空腔包括在所述多个空腔中。第二管芯至少基本包含在第二空腔内，所述第二空腔包括在所述多个空腔中。所述第一管芯经由第一制造技术来制造，并且所述第二管芯经由第二制造技术来制造，所述第二制造技术不同于所述第一制造技术。该封装结构还包括电互连电路，其连接到（例如，用于电连接）第一管芯、第二管芯和/或载体衬底。

Description

电子元件的扇出和异构性封装

相关申请的交叉引用

本申请要求享有于2013年3月5日提交的、名称为“Fan-out and HeterogeneousPackaging of Electronic Components”的美国临时申请号61/772，579的优先权，其以全部内容通过参考并入于此。

背景技术

为了提供增强的连接水平、以及增大的功率分配和信号处理方案，半导体芯片常常配接和附接至芯片载体衬底。芯片载体衬底通常包括附加的导体层和在这些导体层之上的分离的介电层，这些导体层包括在半导体芯片内。因此，芯片载体衬底在功能和/或性能方面将半导体芯片的增强的连接水平提供给另一组装的较高级别的电气元件。尽管芯片载体衬底因此在将增强的性能提供给微电子电路是必要的，然而芯片载体衬底并非完全没有问题。

发明内容

本文描述了配置为提供电子元件的异构封装和用于制造其的工艺的封装结构。该封装结构包括载体衬底，所述载体衬底具有形成于其中的多个空腔。所述空腔以侧壁和底壁为边界。该侧壁包括倾斜部分（例如，是倾斜的，为梯形的）。该封装结构还包括第一管芯和第二管芯。第一管芯至少基本包含在第一空腔内，所述第一空腔包括在多个空腔中。第二管芯至少基本包含在第二空腔内，所述第二空腔包括在多个空腔中。第一管芯经由第一制造技术来制造，并且第二管芯经由第二制造技术来制造，第二制造技术不同于第一制造技术。该封装结构还包括电互连电路，其连接到第一管芯、第二管芯以及载体衬底。

以简化形式提供了该发明内容，以引入所选择的概念，其在以下具体实施方式中将被进一步描述。该发明内容并不旨在确定所要求的主体的关键性特征或必要特征，也不旨在用作有助于确定所要求主体的范围。

附图说明

参照附图描述了具体实施方式。在说明书和附图中的不同实例中的相同附图标记的使用可以表示类似或相同项。

图1A和1B示出了说明用于制造根据本公开内容的示例性实施例的封装结构的示例性工艺的流程图。

图2是根据本公开内容的示例性实施例的具有形成在其顶表面的多个空腔的衬底的截面图。

图3是在图2所示的衬底在具有形成在其顶表面中的多个空腔之前的截面图，该衬底根据本公开内容的示例性实施例具有施加于其的掩模层。

图4是根据本公开内容的示例性实施例的具有梯形空腔的衬底的截面图。

图5是根据本公开内容的示例性实施例的以具有倾斜部分和直线部分这两者的侧壁为边界的空腔的衬底的截面图。

图6是第二衬底的截面图，其中该第二衬底具有施加于其的掩模层，该第二衬底根据本公开内容的示例性实施例还具有蚀刻于其中的槽。

图7是图6所示的第二衬底在去除掩模层并在倒置之后的截面图，该第二衬底根据本公开内容的示例性实施例被示为面向下的定位在一条胶带上。

图8是具有矩形空腔的衬底的截面图，该空腔根据本公开内容的示例性实施例包含分割的管芯。

图9是具有梯形空腔的衬底的截面图，该空腔根据本公开内容的示例性实施例包含分割的管芯。

图10是具有以倾斜部分和直线部分这两部的侧壁为边界的空腔的衬底的截面图，该空腔根据本公开内容的示例性实施例包含分割的管芯。

图11是根据本公开内容的示例性实施例的封装结构的截面图。

图12是根据本公开内容的另一示例性实施例的包含在其第一空腔中的元件和包含在其第二空腔中的管芯的封装结构的截面图。

图13是根据本公开内容的另一示例性实施例的包括单个管芯扇出结构的封装结构的截面图。

具体实施方式

综述

存在多个当前可用的用于封装集成器件的系统或结构。例如，为了（例如，给另一组装的较高级别的电组件）提供增强的连接水平、以及增大的功率分配和信号处理方案，半导体芯片常常配接和附接至芯片载体衬底。对于当前可用产品存在大量的缺陷，其中最显著的缺陷是多芯片模块（MCM）典型的大形状因数。

本文描述了封装结构及用于产生封装结构的方法，该封装结构消除了与当前可用封装结构相关联的上述缺陷的至少一些。

示例性制造工艺和实施方式

图1A和1B示出了说明用于根据本公开内容的示例性实施例制造封装结构的示例性工艺或方法的流程图。在实施例中，方法100包括在衬底中形成一个或多个空腔的步骤（步骤102）。图2示出根据本公开内容的示例性实施例的在具有形成在其顶表面206中的一个或多个空腔204之后的衬底202。在实施例中，衬底202是载体衬底（例如，芯片载体衬底）。例如，载体衬底由半导体材料形成。在实施例中，载体衬底202是晶片（例如，载体晶体）。例如，载体衬底202是硅晶片。在实施例中，衬底202是插入器（例如，插入器晶片）和/或封装。

在实施例中，在衬底中形成空腔的步骤（步骤102）包括将掩模层（例如，掩模材料，掩模）施加到衬底的子步骤（步骤104）。图3示出在一个或多个空腔204形成在衬底202的顶表面206中之前具有施加到其的掩模层302的衬底202。在实施例中，掩模层302（图3中所示）是已使用光刻而图案化的光致抗蚀剂。在其它实施例中，掩模层302是硬模（例如，由氮化硅或氧化硅形成）。在实施例中，在衬底中形成空腔的步骤（步骤102）包括蚀刻衬底的另一子步骤（步骤106）。在实施例中，执行标准蚀刻工艺。例如，可以使用湿蚀刻工艺（实施湿蚀刻剂，诸如氢氧化钾）、诸如深反应离子蚀刻（DRIE）的干蚀刻（例如，等离子蚀刻）工艺、或两者的组合将空腔204蚀刻在衬底202中。在实施例中，根据横跨衬底202的顶表面206上的指定图案来形成空腔204的数量和位置。在实施例中，在衬底中形成空腔的步骤（步骤102）包括从衬底中去除掩模层的另一子步骤（步骤108）。在蚀刻并去除掩模层之后，所得结果为具有经蚀刻的空腔204的载体衬底202，如图2所示。

在实施例中，形成在衬底202中的一个或多个空腔204为矩形，每个矩形空腔以直（例如，非倾斜）侧壁和底壁为边界，如图2所示。在实施例中，干蚀刻非常适于形成图2所示的矩形空腔。在其它实施例中，形成在衬底202中的一个或多个空腔204为梯形，每一梯形空腔以倾斜侧壁和底壁为边界，如图4所示。另外，每一梯形空腔在它们远离衬底202的顶表面206延伸时向内逐渐变窄。在实施例中，湿蚀刻非常适于形成图4所示的梯形空腔。在另一实施例中，形成在衬底202中的一个或多个空腔204的每一个以底壁和侧壁为边界，侧壁具有直线部分和倾斜部分这两者，如图5所示。在实施例中，湿蚀刻（例如，氢氧化钾蚀刻）和干/离子蚀刻（例如，深反应离子蚀刻）的组合非常适于形成图5所示的空腔。

在实施例中，方法100还包括将第二衬底分隔（分割）以形成多个管芯的步骤（步骤110）。图6示出了第二衬底402。在实施例中，第二衬底402由半导体材料形成。在实施例中，第二衬底是晶片（例如，活性晶片）。在实施例中，第二衬底402由与载体衬底202相同的材料（例如，硅）形成。在其它实施例中，第二衬底402由与载体衬底202不同的材料形成。在实施例中，将第二衬底分割以形成多个管芯的步骤（步骤110）包括将掩模层（例如，掩模材料，掩模）施加到第二衬底的子步骤（步骤112）。在实施例中，掩模层502（如图6所示，施加在第二衬底402上）是已使用光刻而图案化的光致抗蚀剂。在其它实施例中，掩模层502是硬模（例如，由氮化硅形成）。在实施例中，将第二衬底分割以形成多个管芯的步骤（步骤110）还包括蚀刻或切割第二衬底以在第二衬底中形成槽的子步骤（步骤114）。在实施例中，实施标准蚀刻工艺来形成槽404。例如，可使用干蚀刻工艺将槽404蚀刻在第二衬底402的顶表面中。在实施例中，槽404形成在管芯之间的（例如，边界）分界线。使用干蚀刻工艺以在第二衬底402中形成槽404允许精确控制管芯大小。在实施例中，槽404垂直穿过第二衬底402的顶表面延伸，并朝向但并非一直到（例如，并非穿过）底表面408。在实施例中，将第二衬底分割以形成多个管芯的步骤（步骤110）还包括从第二衬底去除掩模层的子步骤（步骤116）。在实施例中，作为可容忍管芯尺寸精度降低的一种工艺简化，可通过对第二衬底402的机械切割来制造槽404。采用该方案，将省略掩模和蚀刻步骤。以与上述类似的方式，通过局部切割的槽404垂直穿过第二衬底402的顶表面延伸，并朝向但并非一直到（例如，并非穿过）底表面408。

在实施例中，将第二衬底分割以形成多个管芯的步骤还包括将第二衬底放置到粘接面上的子步骤（步骤118）。例如，如图7所示，第二衬底402经由拾放（pick-and-place）机构（例如，经由机器人机器的实现）被放置到（例如，粘附到）一条胶带的粘接面。在实施例中，第二衬底被面向下地放置在胶带602上，以使得具有形成在其中的槽404的表面（例如，顶表面）直接与胶带602物理接触（例如，粘附到胶带）。在实施例中，将第二衬底分割以形成多个管芯的步骤还包括减小第二衬底的厚度以将第二衬底分隔（例如，分割）成多个管芯（步骤120）。在实施例中，实施标准晶片背面研磨工艺来减小第二衬底402的厚度。在实施例中，将背面研磨工艺应用于第二衬底402的底（例如，背）表面408，以促进将第二衬底分隔（例如，分割）成单个管芯（例如，分割的管芯）。在用于管芯切割的这些实施例中的以上顺序被通常称为切割前研磨（Dice-Before-Grind）。

在实施例中，可在没有图6所示的第一形成局部槽的情况下执行将第二衬底分割以形成多个管芯的步骤。代替地，第二衬底的分割将包括将第二衬底的活性面放置在粘接面上的第一子步骤、对第二衬底的背面进行研磨以实现第二衬底所需厚度的第二子步骤、去除活性电路（即，前）侧粘合剂并施加背面粘合剂的第三子步骤、以及切穿第二衬底的整个厚度以实现多个管芯（例如，分割的管芯、集成电路、芯片、集成器件）的第四子步骤。

在实施例中，方法100还包括将包括在多个管芯中的第一管芯放置在包括在第一衬底的一个或多个空腔中的第一空腔中且将第二管芯放置在包括在第一衬底的一个或多个空腔中的第二空腔中的步骤，其中第二管芯是与第一管芯相同或不同的电路设计，或经由与第一管芯相同或不同类型的制造工艺（例如，制造技术）来制造（步骤122）。在实施例中，第一管芯与胶带602分离（例如，去除），并被放置在第一衬底202的第一空腔204中，第二管芯与胶带602分离（例如，去除），并被放置在第一衬底202的第二空腔204中。在实施例中，第一管芯和第二管芯经由标准的拾放工艺、自对准拾放工艺、搅动组装工艺、流体自转配工艺等从胶带602上移除，和/或放置在其相应的空腔204中。在实施例中，如图8、图9以及图10所示，管芯702通常为矩形，并且每个空腔204按规定尺寸和形状制作以将管芯702容纳在空腔204内。在实施例中，每个管芯702的活性电路位于管芯702的顶表面704上。在空腔204为矩形的实施例中，如图8所示，空腔204非常适于以对于空腔而言最小的横向尺寸来容纳矩形管芯。在空腔204为梯形的实施例中，如图9所示，以倾斜侧壁为边界的梯形空腔提供了对准特征，从而使得在管芯被放置（例如，嵌入）在这些空腔内时，它们有助于管芯702相对于载体衬底202易于对准（例如，精确对准，自对准）。在空腔204是以具有直线部分和倾斜部分这两者的两个侧壁为边界的实施例中，如图10所示，这些空腔结合了图8和9所示的每一个空腔类型的优点。例如，侧壁的倾斜部分允许图10中所示的空腔204提供梯形空腔的自对准特性，而侧壁的直线部分允许图10所示的空腔204相比于梯形空腔具有减小的横向尺寸。

在实施例中，方法100还包括将粘合剂和填充材料沉积在第一空腔和第二空腔中的步骤（步骤124）（例如，间隙填充）。在实施例中，粘合剂和填充材料可以以两个步骤沉积，以分别覆盖底部和管芯，或组合在单个步骤中。在实施例中，如图8-10所示，填充材料802（例如，间隙填充材料）放置在管芯702周围（例如，在管芯的侧面和/或底部周围），以消除管芯702与作为空腔204边界的壁（例如，侧壁和/或底壁）之间的间隙。在实施例中，填充材料802是环氧树脂。在实施例中，如图9和10所示，作为这些空腔204边界的倾斜侧壁和/或侧壁的倾斜部分有助于稳固的间隙填充。在一些实施例中，在将管芯702放置在空腔204内之前，局部粘合剂（例如，胶、光胶）可施加在管芯702与以空腔204为边界的壁（例如，底壁）之间，以促进管芯702紧固在空腔内。可根据管芯背面所规定的需要来使用导电或非导电粘合剂，以电浮至或束缚至主衬底。此外，可根据与周围材料热且机械兼容的合适特性以及与先前和随后处理步骤相兼容的工艺，来使用湿粘合剂（即，配制的液体）或干（即，膜）粘合剂。另外，在如图9和10所示的实施例中，使嵌入在具有倾斜侧壁的空腔204中的矩形管芯702与来自侧间隙填充物的胶合剂分离，从而有助于灵活性、稳固性的实现。在实施例中，通过优化管芯厚度、在管芯下面的胶厚度、以及空腔深度，将管芯702在空腔204内取向（例如，定位），从而使管芯702的顶表面704大体上与载体衬底202的顶表面206共平面，以便于随后在嵌入管芯之上和之间布线的互连。

在实施例中，方法100还包括在载体衬底上形成钝化层（例如，具有共形或平坦表面的介电层）的步骤（步骤126）。图11和图12每个示出了根据本公开内容实施例的形成在衬底202的顶表面206上的钝化层902。在实施例中，钝化层902也形成在空腔204之上以及管芯702的顶表面704上。在实施例中，方法100还包括的步骤为图案化、蚀刻钝化层以将开口（即，通孔）产生至嵌入的管芯的顶层金属，并且在通孔内和钝化层上金属化以在管芯内、从管芯至衬底（步骤128）、以及从管芯至管芯形成金属互连（例如，金属线、配线、高密度垂直和/或横向金属互连）。图11和12示出钝化层902的金属互连904。在实施例中，金属互连904连接至管芯702的顶表面704。另外，金属互连904将管芯702彼此电连接且电连接至载体衬底202。例如，金属互连904提供管芯内连接以及管芯至管芯连接。在实施例中，方法100还包括在金属互连层（例如，金属互连）上形成焊接凸点的步骤（步骤130）。图11和12示出了在金属互连904上的焊接凸点1102。

在其它实施例中，作为用于执行（例如，包括）步骤126、128和130的替换，方法100还包括在载体衬底上形成再分布层的步骤（步骤132）。图13示出衬底202仅包括形成在衬底202的顶表面206中的单个空腔204以及一个管芯702被定位在该单个空腔206内的实施例。在实施例中，根据本公开内容的实施例，再分布层1004形成在钝化层1002上以及钝化层1002中，以在较大的管芯加衬底202之上将管芯的电连接再分布（即，展开）。在图13所示的实施例中，再分布层1004形成在单个空腔204之上以及单个管芯702的顶表面704上。在实施例中，方法100还包括的步骤为图案化、蚀刻钝化层以将开口（即，通孔）产生至嵌入的管芯的顶层金属，并且在通孔内和钝化层上金属化，以形成再分布层的金属互连（步骤134）。在实施例中，再分布层1004将来自与管芯702一致的区域的一些或所有连接重新布线到与载体衬底202一致的区域。该配置称为扇出结构。图13示出单个管芯扇出配置。与管芯702接口的输入/输出（I/O）从管芯702的顶表面704扇出到载体衬底202的顶表面206。在扇出实施例中，载体衬底202的顶表面206用于扩大载体衬底202与管芯702的活性电路之间的连接区域。在实施例中，方法100还包括在再分布层上形成焊接凸点的步骤（步骤136）。这样的再分布层可用于实现较大的焊接凸点，以其它方式无法将较大的焊接凸点装备在嵌入管芯的原始区域内。图13示出了在再分布层1004上的焊接凸点1102。

在实施例中，上述方法100分别制造了图11、12和13中所示的封装结构（例如，晶片级封装组件）1100、1200和1300。在实施例中，封装结构（1100，1200，1300）（例如，封装结构的管芯702）被配置为经由众多接合方法的任一种（例如，有线接合、晶片接合等）（诸如2010年6月2日提交的，名称为“Use of Device Assembly for a Generalization of Three-Dimensional Metal Interconnect Technologies”的共有的美国专利公开No.2011/0300668，其以全部内容通过参考并入于此）连接（例如，接合到）其它衬底、器件等。

在实施例中，如图12所示，一个或多个元件1400可替代封装结构1200中的一个或多个管芯702。在实施例中，一个或多个元件1400为矩形分立元件（例如，现有的（off-the-shelf）分立元件、分立器件）。在实施例中，管芯702和/或元件1400可由与衬底202相同的材料（例如，硅）来形成。这有助于管芯702与衬底202或元件1400与衬底202之间热膨胀（CTE）/热匹配的良好系数。在实施例中，当多个管芯702（例如，多个分割的管芯）包括在封装结构中时，多个管芯702可以是相同类型。例如，使用相同技术（例如，互补金属氧化物半导体（CMOS）技术、绝缘体上硅（SOI）技术、砷化镓（GaAs）技术、或氮化镓（GaN）技术）来制造相同类型的多个管芯702。在其它实施例中，当多个管芯702包括在封装结构中时，多个管芯中的至少两个可以是不同类型，从而使用不同技术来制造它们。在实施例中，当多个元件1400包括在封装结构中时，多个元件可以是相同类型（例如，使用相同技术制造），或元件1400中的至少两个可以是不同类型（例如，使用不同技术制造）。因此在实施例中，本公开内容的封装结构（1100，1200）允许多种集成和分立器件异构集成（例如，多个管芯的集成和/或不同技术的元件）。例如，封装结构可实现数字+模拟+存储器+无源的组合。另外，在实施例中，本公开内容的封装结构促进了较高的模拟集成（例如，超声波接收器（高电压（HV）开关+接收器+模数转换器（ADC）+电容器（Caps））。

在封装结构1100中实现多个管芯702的实施例中（如图11所示），管芯702相对的大小和/或形状可以彼此相同或不同。在封装结构1200实现一个或多个元件1400与一个或多个管芯702相组合的实施例中（如图12所示），元件1400的大小和/或形状可以与管芯702的大小和/或形状相同或不同。在实现多个元件的实施例中，这些元件相对的大小和/或形状可以相同或不同。对应地，衬底202的空腔204相对于彼此可具有相同大小和/或形状，或可具有不同大小和/或形状，以容纳管芯702和/或元件1400。例如，如图11和12所示，空腔204相对于彼此可具有不同宽度（图11、12）和/或深度（图12）。在实施例中，因为封装结构的空腔204按大小制造以容纳大的、矩形管芯，因此本文描述的封装结构有助于在管芯被放置在空腔中之前通过减小或消除对管芯形状的需要而减少处理的复杂性和成本。另外，本文描述的封装结构（1100，1200，1300）由于使用晶片级处理的配线而有助于紧密的设计规则，这将通过由封装结构的空腔204提供的管芯对准准确度来实现。

结论

尽管以用于结构特征和/或工艺操作的特定语言来描述了主体，然而应理解由所附权利要求定义的主题并不必需限制于上述特定特征或动作。相反，上述特定特征和动作作为实现权利要求的示例性形式而公开。

Claims (18)

1.一种用于制造封装结构的方法，所述方法包括：

在衬底中形成多个空腔，其中在所述衬底中的所述多个空腔中的每一个以底壁和侧壁为边界，所述侧壁具有直线部分和倾斜部分这两者；

分割第二衬底以形成多个管芯；

将所述多个管芯的第一管芯放置在所述衬底的所述多个空腔的第一空腔中，所述第一管芯经由第一类型制造工艺来制造；

将所述多个管芯的第二管芯放置在所述衬底的所述多个空腔的第二空腔中，所述第二管芯经由第二类型制造工艺来制造；

将粘合剂沉积在所述第一空腔和所述第二空腔的每一个中、在所述空腔的底壁与所述第一管芯和所述第二管芯中的相应一个管芯的第一侧之间，所述粘合剂的厚度使所述第一管芯和所述第二管芯中的所述相应一个管芯的与第一侧相对的第二侧与所述衬底的表面共平面；

将钝化层形成在所述衬底的表面和沉积在所述第一空腔中和所述第二空腔中的填充材料上，所述钝化层具有多个通孔，所述多个通孔从所述钝化层的第一侧延伸到所述钝化层的与所述钝化层的所述第一侧相对的第二侧；

通过在所述钝化层的表面上和所述多个通孔内金属化来形成电互连电路，其中所述电互连电路被配置为提供所述第一管芯与所述第二管芯之间的管芯至管芯连接；以及

将焊接凸点形成在所述电互连电路上，

其中，所述第二类型制造工艺不同于所述第一类型制造工艺。

2.如权利要求1所述的方法，其中在衬底中形成一个或多个空腔的步骤包括以下子步骤：

将掩模层施加于所述衬底；

蚀刻所述衬底；以及

从所述衬底去除所述掩模层。

3.如权利要求1所述的方法，其中分割所述第二衬底以形成所述多个管芯的步骤包括以下子步骤：

将掩模层施加于所述第二衬底；

蚀刻或切割所述第二衬底，以在所述第二衬底中形成槽；

从所述第二衬底去除所述掩模层；

将所述第二衬底放置在粘接面上；

减小所述第二衬底的厚度，以将所述第二衬底分割成所述多个管芯。

4.如权利要求1所述的方法，其中，所述电互连电路为金属互连。

5.如权利要求4所述的方法，还包括：

在所述金属互连上形成焊接凸点。

6.如权利要求1所述的方法，其中所述第一类型制造工艺和所述第二类型制造工艺中的每一个是以下之一：互补金属氧化物半导体(CMOS)技术、绝缘体上硅(SOI)技术、砷化镓(GaAs)技术、或氮化镓(GaN)技术。

7.一种封装结构，包括：

芯片载体衬底，所述芯片载体衬底具有形成于其中的多个空腔，其中在所述芯片载体衬底中的所述多个空腔中的每一个以底壁和侧壁为边界，所述侧壁具有直线部分和倾斜部分这两者；

第一管芯，所述第一管芯至少基本包含在第一空腔内，所述第一空腔包括在所述多个空腔中，所述第一管芯经由第一类型制造工艺来制造；

第二管芯，所述第二管芯至少基本包含在第二空腔内，所述第二空腔包括在所述多个空腔中，所述第二管芯经由第二类型制造工艺来制造，所述第二类型制造工艺不同于所述第一类型制造工艺；

粘合剂，所述粘合剂被沉积在所述第一空腔和所述第二空腔的每一个中、在所述底壁与所述第一管芯和所述第二管芯中的相应一个管芯的第一侧之间，所述粘合剂的厚度使所述第一管芯和所述第二管芯中的所述相应一个管芯的与第一侧相对的第二侧与所述衬底的表面共平面；

填充材料，其位于所述第一空腔和所述第二空腔内以及所述第一管芯和所述第二管芯周围；

钝化层，所述钝化层被形成在所述衬底的表面和所述填充材料上，所述钝化层具有多个通孔，所述多个通孔从所述钝化层的第一侧延伸到所述钝化层的与所述钝化层的所述第一侧相对的第二侧；

电互连电路，其连接所述第一管芯、所述第二管芯以及所述载体衬底，其中，所述电互连电路通过在所述钝化层的表面上和所述多个通孔内金属化来形成，并且其中，所述电互连电路被配置为提供所述第一管芯与所述第二管芯之间的管芯至管芯连接；以及

焊接凸点，其形成在所述电互连电路上。

8.如权利要求7所述的封装结构，其中所述芯片载体衬底由半导体材料形成。

9.如权利要求7所述的封装结构，其中所述侧壁包括倾斜部分。

10.如权利要求7所述的封装结构，其中所述第一类型制造工艺和所述第二类型制造工艺中的每一个是以下之一：互补金属氧化物半导体(CMOS)技术、绝缘体上硅(SOI)技术、砷化镓(GaAs)技术、或氮化镓(GaN)技术。

11.如权利要求7所述的封装结构，还包括：

填充材料，所述填充材料位于所述第一空腔和所述第二空腔内以及所述第一管芯和所述第二管芯周围。

12.如权利要求7所述的封装结构，其中所述电互连电路包括在钝化层上的图案化、蚀刻以及金属化的连接层。

13.一种封装结构，包括：

芯片载体衬底，所述芯片载体衬底由半导体材料形成，并具有形成于其中的多个空腔，其中在所述芯片载体衬底中的所述多个空腔中的每一个以底壁和侧壁为边界，所述侧壁具有直线部分和倾斜部分这两者；

管芯，所述管芯至少基本包含在第一空腔内，所述第一空腔包括在所述多个空腔中，所述管芯经由一种制造工艺来制造；

元件，所述元件基本包含在第二空腔内，所述第二空腔包括在所述多个空腔中，所述元件是现有的分立元件；

粘合剂，所述粘合剂被沉积在所述第一空腔和所述第二空腔的每一个中、在所述底壁与所述管芯和所述元件中的相应一个的第一侧之间，所述粘合剂的厚度使所述管芯和所述元件中的所述相应一个的与第一侧相对的第二侧与所述衬底的表面共平面；

填充材料，其位于所述第一空腔和所述第二空腔内以及所述管芯和所述元件周围；

钝化层，所述钝化层被形成在所述衬底的表面和所述填充材料上，所述钝化层具有多个通孔，所述多个通孔从所述钝化层的第一侧延伸到所述钝化层的与所述钝化层的所述第一侧相对的第二侧；

电互连电路，其连接所述管芯、所述元件以及所述载体衬底，其中，所述电互连电路通过在所述钝化层的表面上和所述多个通孔内金属化来形成，并且其中，所述电互连电路被配置为提供所述管芯与所述元件之间的连接；以及

焊接凸点，其形成在所述电互连电路上。

14.如权利要求13所述的封装结构，其中所述一种制造工艺是以下之一：互补金属氧化物半导体(CMOS)技术、绝缘体上硅(SOI)技术、砷化镓(GaAs)技术、或氮化镓(GaN)技术。

15.如权利要求13所述的封装结构，其中所述填充材料是环氧树脂填充材料。

16.如权利要求13所述的封装结构，其中所述电互连电路包括在钝化层上的图案化、蚀刻以及金属化的连接层。

17.一种封装结构，包括：

芯片载体衬底，所述芯片载体衬底由半导体材料形成，并具有形成于其中的多个空腔，其中在所述芯片载体衬底中的所述多个空腔中的每一个以底壁和侧壁为边界，所述侧壁具有直线部分和倾斜部分这两者；

管芯，所述管芯至少基本包含在空腔内，所述空腔包括在所述多个空腔中，所述管芯经由一种制造工艺来制造；

粘合剂，所述粘合剂被沉积在所述空腔中、在所述底壁与所述管芯的第一侧之间，所述粘合剂的厚度使所述管芯的与第一侧相对的第二侧与所述衬底的表面共平面；

填充材料，所述填充材料位于所述空腔内以及所述管芯周围；

钝化层，所述钝化层被形成在所述衬底的表面和所述填充材料上，所述钝化层具有多个通孔，所述多个通孔从所述钝化层的第一侧延伸到所述钝化层的与所述钝化层的所述第一侧相对的第二侧；

电再分布，所述电再分布用于扇出所述管芯的电连接，其中所述电再分布通过在所述钝化层的表面上和所述多个通孔内金属化来形成；以及

焊接凸点，其形成在所述电再分布上。

18.如权利要求17所述的封装结构，其中所述电再分布包括图案化、蚀刻以及金属化的再分布互连。

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