CN104025255A - 用于工艺优化的相位调谐的技术 - Google Patents

用于工艺优化的相位调谐的技术 Download PDF

Info

Publication number
CN104025255A
CN104025255A CN201180076081.8A CN201180076081A CN104025255A CN 104025255 A CN104025255 A CN 104025255A CN 201180076081 A CN201180076081 A CN 201180076081A CN 104025255 A CN104025255 A CN 104025255A
Authority
CN
China
Prior art keywords
test set
layout design
mask
mask layout
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201180076081.8A
Other languages
English (en)
Other versions
CN104025255B (zh
Inventor
P·A·尼许斯
S·O·奥加都
S·希瓦库马
S·郑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104025255A publication Critical patent/CN104025255A/zh
Application granted granted Critical
Publication of CN104025255B publication Critical patent/CN104025255B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Architecture (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

本发明提供了用于确定将光刻掩模的定相区制造得多么厚或多么深的技术。一个示例性实施例提供了一种方法，其包括：提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集；针对一系列相位深度/厚度模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选掩模相位深度/厚度；以及产生在初始优选相位深度/厚度下的快速厚掩模模型(FTM)，并使用FTM校正第二掩模布局设计的第二测试集，从而提供优化掩模布局设计。可实施具有优化掩模布局设计的掩模来给出最佳图案化。

Description

用于工艺优化的相位调谐的技术
背景技术
如已知的，当制造集成电路时，一般使用光刻法。该工艺通常包括在半导体晶片的表面上涂覆光致抗蚀剂层，以及接着照射光穿过具有期望图案的掩模并将光聚焦到光敏光致抗蚀剂中。掩模一般具有铬的不透光(不透明)区和石英的透光(透明)区。然后来自光源(例如紫外或深紫外光等)并经由光学透镜系统聚焦的辐射被施加到掩模。在任何这样的情况下，光穿过透明掩模区并暴露光致抗蚀剂层的相应区，且被不透明掩模区阻挡以维持光致抗蚀剂层的其它部分不暴露。根据所使用的特定工艺，可接着移除光致抗蚀剂层的被暴露或未暴露区，从而将图案化的抗蚀剂层留在晶片上，这转而允许晶片的随后处理，例如蚀刻、沉积和其它典型半导体工艺。
使能具有相对好的对比度的较小的最小器件尺寸的一种常规技术通常被称为交替相移掩模(APSM)。APSM利用由于光穿过两个相邻的透明掩模区而引起的破坏性干涉来在光致抗蚀剂层上建立未暴露区域。简言之，穿过并离开透明掩模区的光波的相位是掩模厚度的函数，所以相邻掩模区的掩模厚度可被选择性地改变，使得从那些相邻区离开的光是异相的，这引起破坏性干涉(例如，其中从一个相邻区离开的光波具有与从另一相邻区离开的光波的相位异相的相位，且该波因此彼此抵消或否则产生减小的振幅的组合波)。因为光致抗蚀剂材料对光的强度是有响应的，未暴露区域将在光致抗蚀剂层上在不同厚度的透明区是相邻的地方形成。其它掩模技术(例如无铬相移光刻法(CPL))也可用于在穿过掩模的一些部分的光相对于穿过掩模的其它部分的光之间引入相位偏移。
附图说明
图1a和1b示意性示出配置有定相掩模特征的CPL掩模。
图2a示意性示出典型光刻工具。
图2b示意性示出图2a所示的光刻工具的示例性掩模的自上而下视图。
图2c示意性示出示例性衬底的自上而下视图，该衬底在其上具有根据图2b所示的掩模而图案化的光致抗蚀剂层。
图3示出根据本发明的实施例的用于对光刻掩模进行相位调谐以用于工艺优化的方法。
图4示出根据本发明的实施例的给定掩模布局的各种特征的关键尺寸(CD)离焦(through focus)的模拟结果。
图5a和5b每个分别示出根据本发明的实施例的对两个相位深度的大布局测试集的离焦分析的概述，其中每个点代表布局中的一个特征，x轴是离在目标散焦处的CD的正散焦CD偏差，而y轴是离在目标散焦处的CD的负散焦CD偏差。
图6a和6b示出根据本发明的实施例的显示探究可用的设计规则空间的多个布局的大测试集的例子。
图6c示出根据本发明的实施例的可由模拟程序在合理量的时间内准确地处理的小测试集的例子。
图7示出计算系统，其实施有使用根据本发明的实施例优化的光刻掩模而形成的一个或多个集成电路结构或器件。
具体实施方式
提供了用于确定将光刻掩模的定相区制造得多么厚或多么深的技术。所述技术可用于给出最佳图案化。虽然可在形成任何光刻掩模时使用所述技术，它们当所蚀刻的掩模特征或膜的尺寸以暴露系统的光的波长的规模(或更小)时和当亚分辨率辅助特征存在时是特别有用的。
一般概述
如前面解释的，存在各种光刻掩模技术，例如CPL和APSM，其中将整个掩模中的相位差用于提高空间图像质量。在这样的情况下，通过蚀刻石英或通过添加膜来设计掩模，以便在穿过掩模的一些部分的光相对于穿过掩模的其它部分的光之间引入相位差。在各种波之间的破坏性干涉提高了空间图像对比度。当定相特征的尺寸与暴露系统的光的波长比较是大的且光源是相干的时，估计最大化空间图像对比度所必需的所需的石英蚀刻深度或施加膜的厚度通常很简单。在这样的情况下，膜和石英的光学特性可用于计算将在相位延迟光和非延迟光之间引入180o相位偏移的膜厚度或蚀刻深度。然而对于很多掩模布局，所蚀刻的掩模特征或膜的尺寸以光的波长的规模或更小，且当定相亚分辨率辅助特征存在时，由于例如大量衍射出现、在紧密间隔的相位边缘之间的交互作用和归因于三维掩模效应的焦点移动，这样的相位计算不再是有效的。此外，因为一些相移技术(例如CPL)使用强离轴照明，光以大的倾斜角撞击在掩模上，这使得难以通过简单的方式来确定最佳相位深度。
因此且根据本发明的实施例，提供了用于确定将光刻掩模的定相区制造得多厚或多深以便给出最佳图案化并允许相位技术的完全利用的技术。可例如在集成电路设计的制造中使用的一个或多个相位优化光刻掩模中实施所述技术。按照本公开，很多应用将是明显的。
图1a和1b示出示例性无铬相位光刻(CPL)定相掩模特征。CPL是使用无铬掩模特征来定义电路特征的光刻技术。这些掩模特征一般提供0相移或pi相移，并可通过将石英衬底蚀刻到与在暴露平台的照明波长下的180°相移对应的深度或通过将相移层添加在石英衬底上以便提供在暴露平台的照明波长下的180°相移来形成这些掩模特征。图1a示出示例性CPL掩模的透视图和透明图，且图1b示出该掩模的自上而下视图。如可看到的，确定相位的参数是石英中的蚀刻深度。根据本发明的实施例，该深度可被改变或否则被调谐以优化在成像晶片级处的空间图像对比度。
图2a示意性示出典型光刻工具，其也可被称为微光刻工具或扫描仪或暴露系统。如可看到的，该工具通常包括光源、有效地对光进行图案化的掩模和将图案化的光聚焦到包括衬底的成像平面上的投影光学器件，该衬底在其上具有一层光致抗蚀剂。图2b示意性示出可与工具一起使用的示例性掩模配置的自上而下视图，且图2c示意性示出示例性衬底的自上而下视图，该衬底在其上具有根据图2b所示的掩模而图案化的一层光致抗蚀剂。
这样的工具一般使用用于光源的单色光来将掩模的图案(有时被称为分划板)传送到被涂覆在衬底(例如硅晶片或其它适当的半导体衬底)上的光敏光致抗蚀剂。对于很多应用，光致抗蚀剂中的开口的尺寸需要被控制到非常高的容限。在这样的情况下，可控制工具在工作时所在的条件以最小化在光致抗蚀剂中的特征的所测量的尺寸(有时被称为关键尺寸或CD，如图2c所示)与期望尺寸(有时被称为目标尺寸)之间的误差。这是在将被依次讨论的图5a和5b中标出的误差。
导致这个CD偏差的在工具上的变化的一个源是工具的焦点控制。被聚焦到衬底上的光致抗蚀剂中的掩模结构的图像具有有限的焦深。当焦点从最佳焦点偏离时，CD从目标CD偏离，直到抗蚀剂不再是敞开的。因此，工艺的参数(例如掩模、扫描仪设置、光致抗蚀剂和其它这样的可控制因素)可被选择，以使得针对在晶片上同时成像的所有结构来最小化离目标的CD偏差。被成像的结构的数量可极大地改变，且可以在例如一到几或数十或数百或数千或数百万或甚至数十亿的范围内。
在半导体工业中使用的很多掩模是所谓的二进制掩模。二进制掩模是阻挡光或允许它通过的掩模。例如，对于使用正色调抗蚀剂(其中光暴露导致抗蚀剂移除的抗蚀剂)，掩模主要由在被开口穿孔的石英掩模衬底上的不透明材料组成，在该开口处光被允许穿过以暴露光致抗蚀剂并在它中打开孔。因为在不透明材料中的开口一般与用于成像的光的波长一样小或比该波长小，存在大量衍射和折射，这使预测光致抗蚀剂中的光剖面(空间图像)看来像什么变得很难。计算上非常密集的软件可用于在光穿过掩模中的小特征和它们的侧壁以在衬底成像平面处建立图像时准确地预测光如何衍射和折射。在没有这样的准确软件的情况下，将很难知道将掩模中的开口制造得多大以在所需的严格容限内在所需CD下得到抗蚀剂开口。
存在被称为相移掩模的另一类较不广泛使用的掩模类型，相移掩模使用在穿过掩模的相邻部分的光之间的相位差来在光致抗蚀剂中建立期望空间图像。这些掩模类型的例子是APSM、CPL和线端相移掩模(LEPSM)。与二进制掩模不同，这些掩模具有在不透明材料中的第三类型的开口，其允许光通过，但与穿过掩模中的标准光致抗蚀剂开口的光相比，引入对光的180°的相移。当来自这两种类型的开口的光在晶片平面处干涉时，破坏性干涉可能产生更好的空间图像对比度(其通常指从亮区域到暗区域的过渡的锐度)，且因此提高给定布局的特征的关键尺寸的控制。在这个意义上，精确相位差可被选择或否则被调谐以实现最佳成像。如果相位差太小或太大，则破坏性干涉将不明显，且相移的全部益处将不实现或否则将产生次最优成像。
可通过将透明石英(或其它透光区)蚀刻到如参考图1a和1b讨论的相应的深度而产生期望相移。这个深度直接与所引入的相位有关，并可被精确地控制，如按照本公开将清楚的那样。此外，因为这些凹坑或平台(通常，定相掩模特征)的尺寸与光的波长相比是小的，且因为在沟槽或平台中存在侧壁以使光衍射，所以理解沟槽必须在掩模中多深(或掩模上的平台必须多高)以提供最佳总对比度通常并不简单。确定最佳深度的唯一方式是在扫描仪上完成各种深度和各种焦点设置的计算上非常密集的模拟以找出哪个提供最佳空间图像对比度。根据掩模复杂性，完成这样的计算可能是高度不实际的，如果不是不可能的话。例如并假设具有数百万个特征的掩模可被以数百万个不同的配置来组织，则解决一个掩模和一组扫描仪条件将花费数年。给定当前的商业发展周期和进行鲁棒商业的现实，需要快得多(大约数天或数星期或可能数月)完成这样的模拟。本发明的各种实施例提供用于优化掩模蚀刻深度以针对给定的一组扫描仪条件提供在掩模上的数百万结构的最佳成像的技术。
方法
图3示出根据本发明的实施例的用于对光刻掩模进行相位调谐以实现工艺优化的方法。可通常使用现有的模拟工具和标准光学邻近修正(OPC)技术来执行该方法。此外，这个示例性实施例使用两种掩模布局设计。第一掩模布局通常在本文被称为大测试集，而第二掩模布局通常在本文被称为小测试集。现在将转而讨论这样的模拟工具和掩模布局的例子。按照本公开，很多变化将是明显的。
根据本发明的一个示例性实施例，在执行该方法时可使用两种类型的现有模拟软件。所谓的准确程序使用算法来提供当光穿过掩模并聚焦在衬底上时发生了什么的最准确模拟。这有时被称为严格光刻模拟工具(RLST)。通常，RLST被编程或否则配置成有效地提供对穿过给定掩模的光的透射的麦克斯韦方程的严格解，并可因此准确地捕获掩模中的不同沟槽深度对成像的影响。与RLST相关的这个准确性的代价是在计算机上的相对非常长的运行时间。如前面解释的，在给定发展规划的时间约束下准确地模拟甚至少数结构也可能是有挑战性的。根据一个这样的实施例的第二软件套件或工具是所谓的快速厚掩模模型(FTM)模拟器，其被编程或否则配置成基于掩模场来计算在成像平面处的图像剖面。通常，FTM工具是考虑在成像期间出现在掩模处的大部分光学效应的RLST的版本，但数量级比RLST快。对这个速度的代价是准确性以及RLST产生用于完成FTM模拟的库的先期时间。优点是，FTM工具可在给定时间内考虑比RSLT多得多的类型的结构，使得它可用于确保掩模上的所有特征被正确地成像。再次，特征的数量范围可从少数到数百万或甚至数十亿特征，取决于电路设计和为给定设备发展计划分配的时间。除了RLST和FTM模拟模块以外且根据一些示例性实施例，该方法还使用快速光学邻近修正(OPC)软件，该软件可使用所产生的FTM来识别现实布局中的热点或有问题的设计区域离焦。如将认识到的，RLST和FTM模拟模块以及OPC模块可在满足RLST/FTM/OPC工具的最低要求(例如关于处理器速度、存储器、操作系统等)的通用计算机上被执行。如将进一步认识到的，这些软件工具中的每个可包括多个模块或例程，该多个模块或例程提供期望计算功能以及其它典型软件部件(例如图形用户界面和数据记录模块)。
如前面指示的，这个示例性实施例的方法使用两种掩模布局设计。第一掩模布局通常具有执行宽范围的感兴趣的给定设计规则空间的各种各样设计(通常在本文被称为大测试集)。第二掩模布局通常是可最初例如使用工程判断和设计规则的知识来选择的小得多的设计集合。这个初始测试集小到足以在合理量的时间内基于例如根据给定发展计划时间线所分配的时间由RLST模拟(通常在本文被称为小测试集)。图6a和6b示出根据本发明的实施例的显示探究可用的设计规则空间的数万个布局的大测试集的例子。图6c示出根据本发明的实施例的可由RLST在合理量的时间内准确地处理的小测试集的例子。
现在参考图2，该方法以以下步骤开始：针对给定的设计布局来模拟(301)针对一系列相位深度/厚度在小测试集中的感兴趣结构的CD离焦。如前面解释的，在定相特征被蚀刻的场合，相位深度通常适用，以及在膜或其它材料被沉积或否则逐渐聚积在掩模上以提供定相特征的场合，相位厚度通常适用。通常，小测试集可包括例如每一给定发展计划的在所分配的时间内可处理的任何数量的特征。在一种示例性情况下，包括在小测试集中的特征的数量在10到1000的范围内。然而注意，所主张的发明本身并没有被规定为限于任何特殊尺寸范围的测试集。进一步注意，不是在给定测试集或设计布局内的所有结构都需要被分析。例如，在一些示例性实施例中，针对一系列蚀刻深度或膜厚度，使用RLST模拟在小测试集中的仅仅某些关键/有问题的结构的CD离焦(例如容易受到挤压的端到端线空间和/或结构和/或其它这样的有问题的特征)，同时保持布局是相同的。在一些示例性情况中，针对焦点定心、焦深和相位深度/厚度偏斜的空间图像对比度，分析在所选择的E0p处的CD和通过关键(或否则选定的)特征的空间图像切片。其它实施例可包括额外或不同的分析参数，如按照本公开将认识到的那样。
该方法以基于RLST模拟结果选择(303)最佳或否则优选的掩模相位深度/厚度来继续。图4示出根据本发明的示例实施例的给定掩模布局的各种特征的CD离焦的示例性RLST模拟结果。特别地，图4用曲线示出小测试集(例如图6c所示的示例性小测试集)的RLST结果，其示出容易受到挤压的端到端(ETE)空间和/或结构的CD离焦，如图4所示的曲线中的不同形状所标出和进一步表示的那样。如可进一步看到的，当相位深度/厚度从235nm改变到175nm(如对图4所示的每个曲线标出的)时，由于曲线的拉平和在两个结构之间的中心焦点移动的下降，所以总焦深提高了。因此，可选择给出例如最佳总焦深和总空间图像质量的相位深度/厚度的初始估计。在图4所示的示例性测试集中，175nm被选择为初始最佳相位深度/厚度。如现在将解释的，针对这个相位深度/厚度来创建快速厚掩模模型(FTM)。
进一步参考图2，该方法以产生(305)在初始最佳/优选相位深度/厚度处的快速厚掩模模型(FTM)并接着使用FTM校正(307)大数据集以提供第二或否则进一步的优化布局设计来继续。
可接着分析结果。因此，在这种示例性情况下，该方法以在313处的确定继续，该确定基于例如给定的设计标准或规则集来确定优化是否是足够的。优化的期望水平将根据实施例而改变。在一些示例性实施例中，所考虑的参数包括离焦、对比度和/或掩模误差增强因子(MEEF)中的一个或多个。例如，图5a示出对185nm的相位深度的进一步优化的大布局设计测试集的离焦分析的概述，而图5b示出对205nm的相位深度的该布局设计测试集的离焦分析的概述。每个点代表在掩模上的不同结构上的不同CD测量。在这种示例性情况下，报告了数万个结构。x轴示出针对固定正散焦设置(在正方向上相对于最佳焦点离焦的焦点设置)的离期望目标CD的以纳米为单位的CD偏差。y轴示出针对负散焦(离焦)设置的同一CD误差。焦点设置的这个范围可被选择，以便捕获扫描仪被预期具有的最坏焦点偏差。理想地，所有点将位于点(0nm，0nm)处。这将意味着当扫描仪偏移到离焦时，在衬底变化和完美成像时没有一个CD被保持。实际上，由于扫描仪的有限焦深，当焦点偏移时，CD从目标偏移。因此，不是在(0,0)处的一个点，如所示的，提供居中于(0,0)附近的点簇。如将认识到的，离(0,0)的偏差越小，焦深就越好。根据本发明的一些实施例，目标是使该簇在(0,0)周围尽可能紧密。在这种示例性情况下，图5a的185nm相位深度/厚度曲线比图5b的205nm相位深度/厚度曲线具有更紧密的簇。换句话说，最坏情况偏差针对185nm相位深度/厚度针对所有条件(在x轴和y轴方向上)比它们针对205nm相位深度/厚度时的更小。这例如意味着185nm相位深度/厚度提供更好的CD控制并且是在205nm相位深度/厚度上的提高。除了可如图5a-b中测量或否则分析的CD控制以外，还可针对导致差CD控制(例如如前面解释的差对比度和MEEF)的其它问题，考虑进一步优化的大测试集结果的分析。
如果在313处的这样的分析推断出已实现足够的优化，则该方法结束且因此提供最佳掩模设计(相对于相位深度或相位厚度)。然而，如果在313的分析推断出还没有实现足够的优化，则这个示例性实施例的方法以识别(309)第二/优化的布局设计的次最优或否则有问题的特征(例如差空间图像、移动的焦点、差MEEF或差焦深)继续。在一个示例性实施例中，将OPC工具用于识别具有差空间图像、移动的焦点、差MEEF或差焦深(如参考图5a-b讨论的)的这样的有问题的配置。该方法以创建(311)所识别的次最优特征的小测试集以提供下一小测试集布局设计来继续。接着，该方法有效地重复，但在新的小测试集布局上。因此，该方法以以下步骤继续：针对一系列相位深度/厚度使用RLST来模拟(301)在新的小测试集布局设计中的特征的CD离焦、选择(303)最佳/优选的掩模相位深度/厚度、产生(305)在选定最佳/优选的掩模相位深度/厚度处的FTM以及使用最新的FTM来校正(307)大数据集以提供进一步优化的布局设计。因此，对与来自307的优化的大布局设计测试集相关联的热点特征提出挑战的小测试集可组合到用在RLST上的小测试集布局设计中。可接着将RLST用于模拟例如具有各种蚀刻深度或膜厚度的这个新的小测试集布局的空间图像。如前面参考图4讨论的，可针对各种掩模偏斜来比较焦点定心、焦深和空间图像对比度，且可识别新的蚀刻深度或膜厚度。可重复对新的相位深度/厚度的FTM分析以识别任何新问题结构，且可从问题结构产生新的小测试集用于在各种掩模偏斜处的RLST分析。在两次或多次重复之后，可选择最终蚀刻深度或膜厚度以提供最佳掩模设计。
示例性系统
图7示出计算系统，其实施有使用根据本发明的实施例优化的光刻掩模而形成的一个或多个集成电路结构或器件。如可看到的，计算系统1000容纳母板1002。母板1002可包括多个部件(包括但不限于处理器1004和至少一个通信芯片1006)，其中每个部件可物理地和电气地耦合到母板1002或否则集成在其中。如将认识到的，母板1002可例如是任何印刷电路板，不管是主板或安装在主板上的子板还是设备1000的唯一板等。根据其应用，计算系统1000可包括可以或可以不物理地和电气地耦合到母板1002的一个或多个其它部件。这些其它部件可包括但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、一个或多个滤波器(例如LC谐振、高通、低通、带通滤波器)、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。包括在计算系统1000中的任何部件可包括使用根据本发明的实施例优化的光刻掩模而形成的一个或多个集成电路结构或特征。这些结构或特征可例如用于实现晶体管、导电路线或包括小特征的其它电路。在一些实施例中，多种功能可集成到一个或多个芯片中(例如注意，通信芯片1006可以是处理器1004的部分或以另外方式集成到处理器1004中)。
通信芯片1006实现用于来往计算系统1000的数据的传输的无线通信。术语“无线”及其派生词可用于描述可通过通过使用经调制电磁辐射经由非固体介质来传递数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关的设备不包含任何线，虽然在一些实施例中它们可能不包含线。通信芯片1006可实现若干无线标准或协议中的任一个，该无线标准或协议包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可包括多个通信芯片1006。例如，第一通信芯片1006可专用于较短距离无线通信(例如Wi-Fi)，而第二通信芯片1006可专用于较长距离无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括被实施有使用具有如前面在本文中不同地描述的优化相位深度/厚度的光刻掩模形成的一个或多个集成电路结构或特征的机载电路。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片1006还可包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用如本文描述的优化的光刻掩模而形成的一个或多个集成电路结构或特征。如按照本公开将认识到的，注意，多标准无线能力可直接集成到处理器1004中(例如其中任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可使用任何数量的处理器1004和/或通信芯片1006。同样，任一个芯片或芯片组可具有集成在其中的多种功能。
在各种实施方式中，计算系统1000可以是膝上型计算机、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，设备1000可以是处理数据或使用集成电路结构或特征的任何其它电子设备，使用具有根据如在本文中描述的本发明的实施例优化的相位深度/厚度的光刻掩模而形成该集成电路结构或特征。
按照本公开很多实施例将是明显的。一个示例性实施例提供了用于对光刻掩模进行相位调谐的方法。该方法包括提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集。该方法还包括针对一系列相位深度/厚度来模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选的掩模相位深度/厚度。该方法还包括产生在初始优选的相位深度/厚度下的快速厚掩模模型(FTM)，并使用FTM校正第二掩模布局设计的第二测试集，从而提供优化的掩模布局设计。在一些情况下，该方法包括确定相位深度/厚度优化是否是足够的。在一些这样的情况下，响应于确定相位深度/厚度优化是足够的，该方法包括提供具有最佳相位深度/厚度的掩模布局设计。在其它这样的情况下，响应于相位深度/厚度优化是不够的，该方法还包括识别优化掩模布局设计的有问题的特征，并创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计。在一些这样的情况下，该方法还包括针对一系列相位深度/厚度来模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦，并基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度。在一些这样的情况下，该方法还包括基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选的相位深度/厚度处的下一FTM，并使用下一FTM进一步校正第二掩模布局设计的第二测试集，从而提供进一步优化的掩模布局设计。在一些这样的情况下，该方法还包括重复该确定(分析优化)。在一些这样的情况下，响应于相位深度/厚度优化仍然是不够的，该方法还包括：识别进一步优化的掩模布局设计的有问题的特征；创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计；针对一系列相位深度/厚度来模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦；基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度；基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选相位深度/厚度处的下一FTM；以及使用下一FTM进一步校正第二掩模布局设计的第二测试集，从而提供进一步优化的掩模布局设计。在一些特定的示例性情况下，使用严格光刻模拟工具来执行模拟关键尺寸，并针对焦点定心、焦深和/或相位深度/厚度偏斜的空间图像对比度中的至少一个来分析关键尺寸。在一些特定的示例性情况下，第一测试集包括少于1000个感兴趣特征，而第二掩模布局设计包括多于1000个感兴趣特征。按照本公开，很多变化将是明显的。例如，本发明的另一实施例提供使用在这个段落中不同地描述的方法制成的光刻掩模。另一实施例提供包括掩模的光刻系统。
本发明的另一实施例提供了用于对光刻掩模进行相位调谐的方法。这个示例性情况包括提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集。该方法还包括针对一系列相位深度/厚度来模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选的掩模相位深度/厚度。该方法还包括产生在初始优选的相位深度/厚度下的快速厚掩模模型(FTM)，并使用FTM校正第二掩模布局设计的第二测试集，从而提供优化的掩模布局设计。响应于确定相位深度/厚度优化是足够的，该方法还包括提供体现最佳相位深度/厚度的掩模。响应于确定相位深度/厚度优化是不够的，该方法还包括：识别优化的掩模布局设计的有问题的特征；创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计；针对一系列相位深度/厚度模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦；基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度；基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选的相位深度/厚度处的下一FTM；使用FTM进一步校正第二掩模布局设计的第二测试集，从而提供进一步优化的掩模布局设计；以及针对进一步优化的掩模布局设计，确定相位深度/厚度优化是否是足够的。另一实施例提供使用在这个段落中不同地描述的方法制成的光刻掩模。另一实施例提供包括掩模的光刻系统。
本发明的另一实施例提供了用于对光刻掩模进行相位调谐的方法。在这个示例性情况中，该方法包括提供包括第一测试集的第一掩模布局设计，并提供包括第二测试集的第二掩模布局设计，其中第二测试集大于第一测试集。该方法还包括针对一系列相位深度/厚度来模拟在第一测试集中的感兴趣结构的关键尺寸离焦，并基于模拟的结果来选择初始优选的掩模相位深度/厚度。该方法以产生在初始优选相位深度/厚度下的快速厚掩模模型(FTM)并使用FTM校正第二掩模布局设计的第二测试集来继续，从而提供优化的掩模布局设计。该方法以实施具有优化掩模布局设计的光刻掩模来继续。在一些情况下，该方法包括确定相位深度/厚度优化是否是足够的。在一些这样的情况下，响应于确定相位深度/厚度优化是足够的，该方法包括提供具有优化相位深度/厚度的掩模布局设计。在其它这样的情况下，响应于相位深度/厚度优化是不够的，该方法包括识别优化的掩模布局设计的有问题的特征，并创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计。在一个这样的情况下，该方法以针对一系列相位深度/厚度模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦并基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度继续。在一个这样的情况下，该方法以基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选相位深度/厚度处的下一FTM并使用下一FTM进一步校正第二掩模布局设计的第二测试集继续，从而提供进一步优化的掩模布局设计。在一个这样的情况下，该方法以重复该确定来继续。在一个这样的情况下，响应于相位深度/厚度优化仍然是不够的，该方法还包括：识别进一步优化的掩模布局设计的有问题的特征；创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计；针对一系列相位深度/厚度模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦；基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选掩模相位深度/厚度；基于模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选相位深度/厚度处的下一FTM；以及使用下一FTM进一步校正第二掩模布局设计的第二测试集，从而提供进一步优化的掩模布局设计。
为了说明和描述的目的提出了本发明的示例性实施例的前述描述。它并非意图是穷尽的或将本发明限制到所公开的精确形式。按照本公开，很多修改和变化是可能的。意图是本发明的范围并不由这个详细说明书限制而更确切地由所附的权利要求来限制。

Claims (23)

1.一种用于对光刻掩模进行相位调谐的方法，包括：
提供包括第一测试集的第一掩模布局设计；
提供包括第二测试集的第二掩模布局设计，其中所述第二测试集大于所述第一测试集；
针对一系列相位深度/厚度来模拟在所述第一测试集中的感兴趣结构的关键尺寸离焦；
基于所述模拟的结果来选择初始优选的掩模相位深度/厚度；
产生在所述初始优选的相位深度/厚度处的快速厚掩模模型(FTM)；以及
使用所述FTM校正所述第二掩模布局设计的所述第二测试集，从而提供优化的掩模布局设计。
2.如权利要求1所述的方法，还包括：
确定相位深度/厚度优化是否是足够的。
3.如权利要求2所述的方法，还包括：
响应于确定相位深度/厚度优化是足够的，提供具有最佳相位深度/厚度的掩模布局设计。
4.如权利要求2所述的方法，其中，响应于相位深度/厚度优化是不够的，该方法还包括：
识别所述优化的掩模布局设计的有问题的特征；以及
创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计。
5.如权利要求4所述的方法，还包括：
针对一系列相位深度/厚度来模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦；以及
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度。
6.如权利要求5所述的方法，还包括：
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选的相位深度/厚度处的下一FTM；以及
使用所述下一FTM进一步校正所述第二掩模布局设计的所述第二测试集，从而提供进一步优化的掩模布局设计。
7.如权利要求6所述的方法，还包括重复所述确定。
8.如权利要求7所述的方法，其中，响应于相位深度/厚度优化仍然是不够的，所述方法还包括：
识别所述进一步优化的掩模布局设计的有问题的特征；
创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计；
针对一系列相位深度/厚度来模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦；
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度；
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选的相位深度/厚度处的下一FTM；以及
使用所述下一FTM进一步校正所述第二掩模布局设计的所述第二测试集，从而提供进一步优化的掩模布局设计。
9.如前述权利要求中的任一项所述的方法，其中，使用严格光刻模拟工具来执行模拟关键尺寸，并且针对焦点定心、焦深和/或相位深度/厚度偏斜的空间图像对比度中的至少一个来分析所述关键尺寸。
10.如前述权利要求中的任一项所述的方法，其中，所述第一测试集包括少于1000个感兴趣特征，而所述第二掩模布局设计包括多于1000个感兴趣特征。
11.一种使用前述权利要求中的任一项所述的方法制成的光刻掩模。
12.一种包括权利要求11所述的掩模的光刻系统。
13.一种用于对光刻掩模进行相位调谐的方法，包括：
提供包括第一测试集的第一掩模布局设计；
提供包括第二测试集的第二掩模布局设计，其中所述第二测试集大于所述第一测试集；
针对一系列相位深度/厚度来模拟在所述第一测试集中的感兴趣结构的关键尺寸离焦；
基于所述模拟的结果来选择初始优选的掩模相位深度/厚度；
产生在所述初始优选的相位深度/厚度处的快速厚掩模模型(FTM)；
使用所述FTM校正所述第二掩模布局设计的所述第二测试集，从而提供优化的掩模布局设计；
响应于确定相位深度/厚度优化是足够的，提供体现最佳相位深度/厚度的掩模；以及
响应于相位深度/厚度优化是不够的：
识别所述优化的掩模布局设计的有问题的特征；
创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计；
针对一系列相位深度/厚度来模拟在下一小测试集掩模布局设计中的特征的关键尺寸离焦；
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度；
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选相位深度/厚度处的下一FTM；
使用所述FTM进一步校正所述第二掩模布局设计的所述第二测试集，从而提供进一步优化的掩模布局设计；以及
针对所述进一步优化的掩模布局设计，来确定相位深度/厚度优化是否是足够的。
14.一种使用权利要求13所述的方法制成的光刻掩模。
15.一种包括权利要求14所述的掩模的光刻系统。
16.一种用于对光刻掩模进行相位调谐的方法，包括：
提供包括第一测试集的第一掩模布局设计；
提供包括第二测试集的第二掩模布局设计，其中所述第二测试集大于所述第一测试集；
针对一系列相位深度/厚度来模拟在所述第一测试集中的感兴趣结构的关键尺寸离焦；
基于所述模拟的结果来选择初始优选的掩模相位深度/厚度；
产生在所述初始优选相位深度/厚度处的快速厚掩模模型(FTM)；
使用所述FTM校正所述第二掩模布局设计的所述第二测试集，从而提供优化的掩模布局设计；以及
实施具有所述优化的掩模布局设计的光刻掩模。
17.如权利要求16所述的方法，还包括：
确定相位深度/厚度优化是否是足够的。
18.如权利要求17所述的方法，还包括：
响应于确定相位深度/厚度优化是足够的，提供具有最佳相位深度/厚度的掩模布局设计。
19.如权利要求17所述的方法，其中，响应于相位深度/厚度优化是不够的，该方法还包括：
识别所述优化的掩模布局设计的有问题的特征；以及
创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计。
20.如权利要求19所述的方法，还包括：
针对一系列相位深度/厚度来模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦；以及
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度。
21.如权利要求20所述的方法，还包括：
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选的相位深度/厚度处的下一FTM；以及
使用所述下一FTM进一步校正所述第二掩模布局设计的所述第二测试集，从而提供进一步优化的掩模布局设计。
22.如权利要求21所述的方法，还包括重复所述确定。
23.如权利要求22所述的方法，其中，响应于相位深度/厚度优化仍然是不够的，该方法还包括：
识别所述进一步优化的掩模布局设计的有问题的特征；
创建所识别的有问题的特征的下一小测试集以提供下一小测试集掩模布局设计；
针对一系列相位深度/厚度来模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦；
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来选择下一优选的掩模相位深度/厚度；
基于模拟在所述下一小测试集掩模布局设计中的特征的关键尺寸离焦的结果来产生在所选择的下一优选的相位深度/厚度处的下一FTM；以及
使用所述下一FTM进一步校正所述第二掩模布局设计的所述第二测试集，从而提供进一步优化的掩模布局设计。
CN201180076081.8A 2011-12-30 2011-12-30 用于工艺优化的相位调谐的技术 Expired - Fee Related CN104025255B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/068157 WO2013101202A1 (en) 2011-12-30 2011-12-30 Techniques for phase tuning for process optimization

Publications (2)

Publication Number Publication Date
CN104025255A true CN104025255A (zh) 2014-09-03
CN104025255B CN104025255B (zh) 2016-09-07

Family

ID=48698434

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180076081.8A Expired - Fee Related CN104025255B (zh) 2011-12-30 2011-12-30 用于工艺优化的相位调谐的技术

Country Status (5)

Country Link
US (1) US8959465B2 (zh)
KR (1) KR101603859B1 (zh)
CN (1) CN104025255B (zh)
TW (1) TWI615670B (zh)
WO (1) WO2013101202A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108121151A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 具有任意角的图案的掩模建模方法
CN108168464A (zh) * 2018-02-09 2018-06-15 东南大学 针对条纹投影三维测量系统离焦现象的相位误差校正方法
CN110765724A (zh) * 2019-10-26 2020-02-07 东方晶源微电子科技（北京）有限公司 一种掩模优化方法及电子设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603859B1 (ko) 2011-12-30 2016-03-16 인텔 코포레이션 프로세스 최적화를 위한 위상 조정 기법들
US9965901B2 (en) * 2015-11-19 2018-05-08 KLA—Tencor Corp. Generating simulated images from design information
US11320742B2 (en) * 2018-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Method and system for generating photomask patterns
DE102019213904A1 (de) 2019-09-12 2021-03-18 Carl Zeiss Smt Gmbh Verfahren zur Erfassung einer Objektstruktur sowie Vorrichtung zur Durchführung des Verfahrens

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902851B1 (en) * 2001-03-14 2005-06-07 Advanced Micro Devices, Inc. Method for using phase-shifting mask
US20050124078A1 (en) * 2002-03-28 2005-06-09 Sony Corp. Mask pattern correction method, semiconductor device manufacturing method, mask manufacturing method and mask
US20060019176A1 (en) * 2004-07-23 2006-01-26 Sung-Hyuck Kim Chromeless phase shift mask and method of fabricating the same
CN101276141A (zh) * 2006-09-13 2008-10-01 Asml蒙片工具有限公司 对由图案分成的特征进行基于模式的opc的方法和设备
CN101373338A (zh) * 2007-08-22 2009-02-25 睿初科技公司 用于实现基于模型的扫描器调整方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3245882B2 (ja) * 1990-10-24 2002-01-15 株式会社日立製作所 パターン形成方法、および投影露光装置
US7312004B2 (en) * 2004-03-18 2007-12-25 Photronics, Inc. Embedded attenuated phase shift mask with tunable transmission
US7642019B2 (en) * 2005-04-15 2010-01-05 Samsung Electronics Co., Ltd. Methods for monitoring and adjusting focus variation in a photolithographic process using test features printed from photomask test pattern images; and machine readable program storage device having instructions therefore
KR101603859B1 (ko) 2011-12-30 2016-03-16 인텔 코포레이션 프로세스 최적화를 위한 위상 조정 기법들

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902851B1 (en) * 2001-03-14 2005-06-07 Advanced Micro Devices, Inc. Method for using phase-shifting mask
US20050124078A1 (en) * 2002-03-28 2005-06-09 Sony Corp. Mask pattern correction method, semiconductor device manufacturing method, mask manufacturing method and mask
US20060019176A1 (en) * 2004-07-23 2006-01-26 Sung-Hyuck Kim Chromeless phase shift mask and method of fabricating the same
CN101276141A (zh) * 2006-09-13 2008-10-01 Asml蒙片工具有限公司 对由图案分成的特征进行基于模式的opc的方法和设备
CN101373338A (zh) * 2007-08-22 2009-02-25 睿初科技公司 用于实现基于模型的扫描器调整方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108121151A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 具有任意角的图案的掩模建模方法
CN108121151B (zh) * 2016-11-29 2022-12-16 台湾积体电路制造股份有限公司 具有任意角的图案的掩模建模方法
CN108168464A (zh) * 2018-02-09 2018-06-15 东南大学 针对条纹投影三维测量系统离焦现象的相位误差校正方法
CN108168464B (zh) * 2018-02-09 2019-12-13 东南大学 针对条纹投影三维测量系统离焦现象的相位误差校正方法
CN110765724A (zh) * 2019-10-26 2020-02-07 东方晶源微电子科技（北京）有限公司 一种掩模优化方法及电子设备

Also Published As

Publication number Publication date
US20140053117A1 (en) 2014-02-20
US8959465B2 (en) 2015-02-17
TWI615670B (zh) 2018-02-21
KR101603859B1 (ko) 2016-03-16
WO2013101202A1 (en) 2013-07-04
CN104025255B (zh) 2016-09-07
KR20140103977A (ko) 2014-08-27
TW201348851A (zh) 2013-12-01

Similar Documents

Publication Publication Date Title
CN104025255B (zh) 用于工艺优化的相位调谐的技术
US7512928B2 (en) Sub-resolution assist feature to improve symmetry for contact hole lithography
JP5078543B2 (ja) 階層ｏｐｃのための局所的な色付け
US8732625B2 (en) Methods for performing model-based lithography guided layout design
US7620930B2 (en) Method, program product and apparatus for model based scattering bar placement for enhanced depth of focus in quarter-wavelength lithography
JP4455469B2 (ja) フルチップ製造信頼性チェックおよび補正を行うための方法
US7269804B2 (en) System and method for integrated circuit device design and manufacture using optical rule checking to screen resolution enhancement techniques
US20080158529A1 (en) Lithographic apparatus and device manufacturing method
US11113445B2 (en) Hotspot detection based on litho-aware machine learning
JP2005141241A (ja) 強化した干渉マッピングリソグラフィを使用するフューチャの最適化
US8103979B2 (en) System for generating and optimizing mask assist features based on hybrid (model and rules) methodology
CN101836161A (zh) 用于确定掩模图案和写图案的技术
US8316326B1 (en) System and method for applying phase effects of mask diffraction patterns
JP2003315973A (ja) マスク設計装置、マスク設計方法、プログラムおよび半導体装置製造方法
JP2007535173A (ja) リソグラフィシステム用の照明器の照明強度プロファイルを決定するデバイスおよび方法
Kim et al. Improving full-wafer on-product overlay using computationally designed process-robust and device-like metrology targets
US8756536B2 (en) Generation method, storage medium, and information processing apparatus
US9223911B2 (en) Optical model employing phase transmission values for sub-resolution assist features
US20130268902A1 (en) Decision method, storage medium and information processing apparatus
JP5980065B2 (ja) マスクデータの作成方法、プログラム、情報処理装置、マスク製造方法、露光方法及びデバイス製造方法
US20240104284A1 (en) Feature based cell extraction for pattern regions
JP2014059362A5 (ja) マスクデータの作成方法、プログラム、情報処理装置、マスク製造方法、露光方法及びデバイス製造方法
WO2023285071A1 (en) Pattern selection for source mask optimization and target optimization
US7682759B2 (en) Methods and system for determining pitch of lithographic features
Melvin III et al. The use of process models to enhance device performance through semiconductor design

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160907

Termination date: 20191230