CN103999215B - 用于微电子管芯、含有微电子管芯的微电子组件、微电子系统的封装，以及降低微电子封装中的管芯应力的方法 - Google Patents

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Abstract

用于微电子管芯(110)的封装包括邻近所述管芯的第一表面(112)的第一衬底(120)，邻近所述第一衬底的第二衬底(130)，以及邻近所述管芯的第二表面(111)的散热器(140)。所述散热器与所述第一衬底和第二衬底两者都接触。

Description

用于微电子管芯、含有微电子管芯的微电子组件、微电子系统 的封装，以及降低微电子封装中的管芯应力的方法
发明领域
本发明所公开的实施例大体涉及微电子设备，且更具体地涉及用于微电子设备的封装。
发明背景
集成电路管芯和其它微电子设备通常封于封装内，封装能够在管芯和插座、主板、或另一下级部件之间建立起电连接，且还具有其它功能。随着管芯尺寸缩小和互连密度增加，这样的电连接必须缩放以便与管芯中常见的较小间距和下级部件中常见的较大间距相匹配。中介层上贴片(Patch-on-interposer，PoINT)是一种设计用来通过在低成本、低密度中介层上引入高密度倒装芯片贴片来降低封装成本的技术。
附图的简要描述
通过结合附图中的示图，阅读如下详细描述，所公开的实施例将得到更好的理解，附图中：
图1a为根据本发明的实施例的微电子组件的横截面图；
图1b和1c为图1a的组件的平面图；
图2-4为根据本发明的不同替换性实施例的图1a-1c的组件的部分的横截面图；
图5为包括根据本发明的实施例的集成电路封装的计算机系统的示意图；
图6和7为根据本发明的不同实施例的微电子系统的横截面图；以及
图8为说明根据本发明的实施例的用于降低微电子封装中的管芯应力的方法的流程图；
为了说明的简单和清楚起见，附图示出构造的一般方式，且众所周知的特征和技术的描述和细节可能被省略以避免不必要地混淆对本发明所描述实施例的讨论。此外，在附图中的元件不必要按比例绘制。例如，在图中的某些元件的尺寸可能相对于其它元件被放大来帮助理解本发明的实施例。某些附图可能以理想化的方式示出以帮助理解，例如当结构被示为具有在真实世界条件下可能显著地不对称和无序的直线、尖角、和/或平行平面等时。不同附图中的相同附图标记表示相同的元素，而相似的附图标记可能，但不一定，表示相似的元素。
在描述中和权利要求中的术语“第一”、“第二”、“第三”、“第四”等(如果有的话)用来在相似元素之间进行区别，而不一定用于描述特定的顺序或时间顺序。要理解的是，如此用的术语在合适的条件下是可互换的，使得例如，本文所描述的本发明的实施例能够操以与所示出或以其它方式描述的顺序不同的顺序进行操作。类似地，如果方法在本文被描述为包括一系列步骤，如本文所示的这些步骤的顺序不一定是这些步骤可被实行的唯一顺序，并且某些所列明的步骤可能被省略和/或某些本文中未描述的其它步骤可能被加入到所述方法中。进一步地，术语“包括”、“包含”、“具有”、以及它们的任何变型，旨在覆盖非排它性的包括，使得包括元素列表的过程、方法、制品、或装置不一定限于那些元素，而是可能包括没有明确地列出或这些过程、方法、制品或装置所固有的其它要素。
在描述中和权利要求中的术语“左”、“右”、“前”、“后”、“上”、“下”、“上方”、“下方”、以及类似术语(如果有的话)是用于描述性的目的而不一定用于描述永久的相对位置，除非另有具体指示或通过上下文指明。要理解的是如此用的术语在合适的条件下是可互换的，使得例如，本文所描述的本发明的实施例能够以与本文所示出或以其它方式所描述的方位不同的其它方位。术语“耦合”，如本文所用的，被定义为直接地或间接地以电气或非电气方式连接。如适合于该短语被使用的上下文，本文所描述的彼此“邻近”的对象可在物理上彼此接触、彼此靠近、或彼此处于相同的大体部分或区域中。本文中短语“在一个实施例中”的出现不一定都指同一个实施例。
详细描述
在本发明的一个实施例中，用于微电子管芯的封装包括邻近该管芯的第一表面的第一衬底、邻近第一衬底的第二衬底、以及邻近管芯的第二表面的散热器。该散热器与第一衬底和第二衬底接触。
在某些其它PoINT架构中，散热器-本文中也称为集成散热器或IHS-被安装到贴片上以便管理管芯应力。这种安排迫使插座独立加载机构(ILM)以比传统接点栅格阵列(LGA)封装更高的水平与IHS接触，因为贴片的添加意味着PoINT封装比传统LGA封装厚。这种安排也可导致焊料挤出问题和/或悬臂效应。还有其它PoINT架构专门将IHS安装到中介层上。然而，大型所得管芯到HIS悬垂(overhang)导致显著的管芯应力风险，包括管芯边缘CDO(碳掺杂氧化物)剥离。此外，组合的贴片和中介层结构的高厚度容限导致在焊料热界面材料(STIM)空隙化、STIM不润湿、以及角裂纹方面的显著风险。除了管芯应力问题，采用所述PoINT架构的封装需要专用的ILM。换言之，设计用于传统封装的ILM与设计用于PoINT封装的ILM不兼容，反之亦然。
本发明的实施例利用具有多层接触的IHS。这些实施例被设计成使得该IHS接触(即，靠着)贴片以用于管芯应力厚度容限管理，并且也接触(靠着)中介层来提供ILM负载支撑点。这些实施例使得有可能将设计用于传统LGA封装的ILM也能用于PoINT封装，并且还使得有可能在同一系统板上实现可互换的PoINT和传统LGA封装。为了减少封装不动产需求和/或IHS成本，一些实施例在不需要ILM接触的侧面消除多层接触特征。
现参考附图，图1a为根据本发明的实施例的微电子组件10的横截面图而图1b和1c为其平面图。微电子组件10包括插座50、ILM60、以及集成电路(IC)封装100。图1a为沿着图1c的线A-A截取的。在图1b中，图1a和1c中出现的散热器(下文所述)被省略，以便露出原本被遮蔽的封装100的底层特征。
如图1a-1c所示，封装100包括具有表面111和相对表面112的微电子管芯110、邻近管芯的表面112的衬底120、邻近衬底120的衬底130、以及邻近管芯110的表面111的散热器140。在PoINT架构的命名中，衬底120为贴片而衬底130为中介层。散热器140与衬底120和衬底130两者都接触，也就是，与贴片和中介层接触。
尽管图中未示出，在一个实施例中，散热片(或其它冷却设备)可与散热器140热耦合，以及热界面材料(TIM)层可被布置于散热器的表面和散热片(或其它设备)之间。通过示例的方式，散热片可包括由固定机构固定于散热器140和管芯110上方的多鳍(或多针)散热片。
散热器140可由任何合适的导热材料制成并且可具有任意适合的形状或结构(如下所进一步讨论的)。可用于构成散热器140的材料包括金属(如，铜及其合金)、导热复合材料、以及导热聚合物。在一个实施例中，润湿层(如，镍)或其它涂层可被布置于散热器表面的至少一部分上方。
管芯110可包括任意类型的集成电路设备。在一个实施例中，管芯110包括处理系统(单核或多核)。例如，管芯可包括微处理器、图形处理器、信号处理器、网络处理器、芯片组等。在一个实施例中，管芯110包括具有多个功能单元(如，一个或多个处理单元、一个或多个图形单元、一个或多个通信单元、一个或多个信号处理单元、一个或多个安全单元等)的系统级芯片(SoC)。然而，应该理解的是本公开的实施例不限于任何特定类型或类别的IC设备。例如，各种实施例可包括在同一衬底上的多个管芯(如，多个微处理器管芯或微处理器和图形处理器)。一些这样的实施例在如下结合图6和7进一步进行讨论。
衬底120包括表面121和相对表面122，其中表面121邻近管芯110的表面112且表面122邻近衬底130。衬底120包括在表面121处具有间距125的多个互连123以及在表面122处具有间距126的多个互连124，间距125小于间距126。这符合PoINT技术中的贴片所期望执行的功能(如上所提及的)：从管芯的精细间距到中介层的较大间距的间距转换。
在一些实施例中，表面112可被称为管芯110的“活性表面”。互连123从管芯的前侧112延伸到底层衬底120，且这些互连123电气耦合管芯和衬底。互连123可包括任意类型的能够在管芯110和衬底120之间提供电气连通的结构和材料，并且根据一个实施例，如图1a中所示，管芯110以倒装芯片的安排被布置于衬底120上。在所示的实施例中，互连123的每一个包括管芯上的导电端子(如，焊垫、凸块、立柱凸点、柱、支柱、或其它合适的结构或结构的组合)以及衬底上的相应导电端子(如，焊垫凸块立柱凸点柱支柱或其它合适的结构或结构的组合)。焊料(如，以球状或凸块的形式)可被布置在衬底和/或管芯的端子上，且这些端子可随后用焊料回流工艺接合。互连124与互连123相似，且前面的讨论(按适于位置、间距、功能等的区别而修改的)也适用于这些互连124。
管芯110上的端子可包括任意适合的材料或材料的组合，不论布置成多层或进行组合以形成一种或多种合金和/或一种或多种金属间化合物。例如，管芯110上的端子可包括铜、铝、金、银、镍、钛、钨、以及任意这些的组合和/或其它金属。在其它实施例中，端子可包括一种或多种非金属材料(如，导电聚合物)。衬底120上的端子也可包括任意适合的材料或材料的组合，无论布置成多层或进行组合以形成一种或多种合金和/或一种或多种金属间化合物。例如，衬底120上的端子可包括铜、铝、金、银、镍、钛、钨、以及任意这些的组合和/或其它金属。任意合适的焊接材料可被用于分别接合管芯110和衬底120的匹配端子。例如，焊接材料可包括锡、铜、银、金、铅、镍、铟的任意一种或多种以及任意这些的组合和/或其它金属。焊料也可包括一种或多种添加剂和/或填充材料来改变焊料的特性(如，改变回流温度)。
在一个实施例中，互连123将管芯110电气耦合到衬底120，且该互连123也有助于将管芯机械固定到衬底。在进一步的实施例中，未满填充层可被布置成围绕互连123且介于管芯110和衬底120之间，且此未满填充层也可有助于机械固定管芯到衬底。此未满填充可包括任意合适的材料，例如液体或预施加的环氧化合物。
衬底130包括表面131和相对表面132，其中表面131邻近衬底120的表面122。表面132邻近插座50，插座50包括LGA接触引脚51和焊料球52。ILM60将封装100压入插座50，如下文所更详细讨论的。封装100可进一步包括电容或其它无源设备170。
衬底130(有时也被称为“封装衬底”或在PoINT技术中(如上所提到的)称为中介层)可包括任意合适类型的能够在管芯110和封装100所耦合的下级部件之间提供电气连通的衬底(如，电路板)。在另一个实施例中，衬底130可包括任意合适类型的能够在管芯110和与下层IC封装耦合的上层IC封装之间提供电气连通的衬底，以及在进一步的实施例中衬底130可包括任意合适类型的能够在上层IC封装和IC封装100所耦合的下级部件之间提供电气连通的衬底。衬底130也可为管芯110提供结构支撑。通过示例的方式，在一个实施例中，衬底130包括围绕核心层(介电或金属核心)建立的多层衬底(包括介电材料和金属的交替层)。在另一个实施例中，衬底130包括无核心的多层衬底。其它类型的衬底和衬底材料也可用于所公开的实施例(如，陶瓷、蓝宝石、玻璃等)。
管芯110的表面112定义了平面115。散热器140在接触区域127与衬底120接触并在接触区域137与衬底130接触。沿着管芯110的表面111，接触区域127和137设置有被设计成将散热器结合到衬底和管芯的粘合剂(在图中示出但未用附图标记标注)。此粘合剂也可以或者作为代替，充当热界面材料。相应地，其中散热器被认为是在与其他封装部件接触的情况下，应该理解的是，至少在一些实施例中，粘合剂和/或TIM位于散热器和其它部件之间。
如上所述，为了将管芯110与散热器140热耦合，热界面材料层可被布置于管芯的背面111和散热器140的邻近表面之间。TIM层可包括能够在管芯110和散热器140之间形成导热(且可能是机械的)结合的任意合适的导热材料。例如，该TIM层可包括焊接材料、复合材料、导热性聚合物，以及任意这些的组合和/或其它材料。
在图示的实施例中，接触区域127位于平面115，而接触区域137位于平行于平面115的平面116。也在图示的实施例中，接触区域137位于散热器140的边缘143，且边缘143包含位于接触区域137之上的台阶144，散热器140的台阶144提供用于ILM60的着陆区或接触表面。在图示的实施例中，台阶144位于平面115内。图1a-1c从而示出用于散热器140的单件、单台阶设计。在未图示的实施例中，接触区域127可位于平行于平面115但与之不同且比平面116更接近平面115的平面内。在任一实施例中，台阶144被定位成在相同高度、位置、或对于传统LGA封装而言ILM也会被定位的水平处接收ILM60，从而允许在同一系统板上的PoINT和传统LGA封装的互换性，如上所提到的。在不同实施例中，将台阶144定位于平面115中(即，管芯110的表面112的水平，或大致在其100微米内)允许此ILM的互换性。
ILM的主要功能为传递将处理器封装安置到插座触点上并通过插座焊料球均匀地分配所产生的负载所必要的压力。在图1a的上下文中，ILM60将封装100推进到LGA接触引脚51上并通过插座焊料球52均匀地分配所产生的负载。典型地，如所图示的案例中，ILM仅在其四侧中的两侧上与封装100接触。此配置意味着多级IHS接触在封装的没有ILM存在的那几侧上是不太重要的或不重要的，且因此，如上所提到的，一些实施例消除了在那些侧上的多级接触特征。这可通过参照图1b和1c发现，如下所进一步讨论的。
首先特别参照图1b，衬底120的表面121包括边176、相对于边176的边177、在边176和边177之间延伸的边178、及相对于边178的边179。类似地，衬底130的表面131包括边186、相对于186的边187、在边186和边187之间延伸的边188、以及相对于边188的边189。现特别参照图1c(其中指示每个表面121和131的四个边的附图标记为了清楚起见已被省略)，可以看出散热器140在边176和177但不在边178和179处与表面121接触，且在边189和187不在边188和189处与表面131接触。在未图示出的不同实施例中，散热器可以以任意组合在两个、三个、或所有四个边处接触表面121且在两个、三个、或所有四个边处接触表面131。仍参照图1c，线191指示其中散热器140降低来迎合衬底120的位置，线192指示其中散热器140再次降低来迎合衬底130的位置，以及线193指示台阶144的最内侧范围。相应的线在图1a中示出。
图2-4为根据本发明的各种替换性实施例的组件10的部分的横截面图。在图2中，除了台阶144，散热器140的边缘143包括位于接触区域127上方的台阶145。图2因此示出散热器140的单件、双台阶设计。在图3中，散热器140包括部分341和部分342。在图示的实施例中，部分341包括盖子，且部件342包括与衬底120在接触区域127接触且与衬底130在接触区域137处接触的散热器基底。图3从而示出散热器140的双件、双台阶设计。在图4中，散热器140再次包括部分341和342，但这些部分具有稍微不同的布置，而且部分342具有不同的形状，如图所示。但应理解，基于这些示例，许多其它散热器配置也是可能的。
图5为根据本发明的实施例的计算系统500的示意图。系统500包括设置于系统板510上或其它电路板的若干部件。板510包括侧512和相对侧514，以及各个组件可以设置于侧512和514的任一或两者上。在图示的实施例中，微电子组件10的插座50被集成于板510上，且计算系统500包括设置于侧512上的微电子组件10。该微电子组件可包括任意本文所述实施例。
系统500可包括任意类型的计算系统，如，例如，手持或移动计算设备(例如，手机、智能手机、移动网络设备、音乐播放器、平板计算机、膝上型计算机、上网本等)。然而，所公开的实施例不限于手持或其它移动计算设备且这些实施例可用于其它类型的计算系统，例如台式电脑和服务器。
板510可包括任意合适类型的电路板或能够在设置于板上的各种组件的一个或多个之间提供电气连通的其它衬底。在一个实施例中，例如，板510包括含由介电材料层彼此隔开且由导电通孔互连的多个金属层的印刷电路板(PCB)。金属层的任意一个或多个可以形成所希望的电路图案来(也许结合其它金属层)在与板510耦合的组件之间路由电信号。然而，要理解的是本公开的实施例不限于如上所描述的PCB以及，进一步，板510可包括任意其它合适的衬底。
除了微电子组件10，一个或多个附加的部件可被置于板510的侧512、514的一个或两者上。通过实例的方式，且如图中所示，部件501可被设置于板510的侧512上，而部件502可被设置于板的相对侧514上。可被设置于板510上的附加组件包括其它IC设备(如，处理设备、存储器设备、信号处理设备、无线通信设备、图形控制器和/或驱动器、音频处理器和/或控制器等)，输电组件(如，电压调节器和/或其它电源管理设备、电源(如电池)、和/或无源设备(如电容))，以及一个或多个用户接口设备(如，音频输入设备、音频输出设备、键盘或其它数据输入设备(如触摸屏显示器)、和/或图形显示器等)，以及这些的任意组合和/或其它设备。在一个实施例中，计算系统500包括辐射屏蔽。在进一步的实施例中，计算系统500包括冷却方案。在又一个实施例中，计算系统500包括天线。在又一个进一步的实施例中，系统500可被设置于外壳或盒子中。板510被设置于外壳内的情况下，计算系统500的一些组件(如，用户接口设备，例如显示器或键盘，和/或电源，例如电池)可与板510(和/或设置于此板上的部件)电气耦合，却可能与外壳机械耦合。
本发明的实施例不限于PoINT架构和封装，且例如，可以在其中涉及多个台阶的任何结构中应用，例如具有安装在板上的CPU封装的结构以及，比如说，安装于相同板的管芯或芯片级封装，其中IHS覆盖这两个部件。示例在图6中示出，其为根据本发明的实施例的微电子系统600的横截面图。如图6中所示，微电子系统600包括系统板610、具有高度625的微电子封装620、具有(不同的)高度635的微电子封装630、以及与微电子封装620和微电子封装630都接触的散热器640。散热器640可以或可以不包括与散热器140的台阶144(例如，如图1a所示)类似的台阶。
图7为根据替换性实施例的系统600的横截面图。如图7中所示，散热器640包括盖子741、基底742、以及基底743。基底742与微电子封装620在封装接触区723接触而基底743与微电子封装630在封装接触区733接触。
图8为图示根据本发明的实施例的降低微电子封装内的管芯应力的方法800的流程图。在方法800包括安装或其它标准步骤的范围内，这样的步骤可用本领域内已知的任意合适的技术来完成。
方法800的步骤810为将管芯安装到第一衬底上。作为示例，管芯可类似于管芯110而第一衬底可类似于衬底120，其两者最初都在图1a中示出。相应地，第一衬底的第一表面包括第一边、相对于第一边的第二边、在第一边和第二边之间延伸的第三边、以及相对于该第三边的第四边。
方法800的步骤820为将第一衬底安装到具有大于该第一衬底的占地面积的第二衬底上。作为示例，第二衬底可类似于最初在图1a中示出的衬底130。相应地，第二衬底的第一表面包括第五边、相对于该第五边的第六边、在第五边和第六边之间延伸的第七边、以及相对于第七边的第八边。
方法800的步骤830为提供具有顶侧和底侧的散热器，且该底侧具有第一衬底接触区域和第二衬底接触区域。作为示例，散热器可类似于散热器140，最初在图1a中示出，且该第一和第二衬底接触区域可分别类似于接触区域127和137，其两者最初也都在图1a中示出。
方法800的步骤840为将该散热器安装到第一衬底和第二衬底上，使得第一衬底接触区域接触该第一衬底而第二衬底接触区域接触第二衬底。在一个实施例中，散热器包括提供位于第二衬底接触区域上方的接触表面的台阶。在相同或另外的实施例中，安装散热器进一步包括安装该散热器使得第一衬底接触区域在第一边、第二边、第三边、以及第四边的两个或更多个处与第一衬底接触，且使得第二衬底接触区域仅在第五边和第六边且不在第七边和第八边处与第二衬底接触。在一个不同的实施例中，安装散热器进一步包括安装该散热器使得第一衬底接触区域仅在第一边和第二边且不在第三边和第四边处接触第一衬底，且使得第二衬底接触区域在第五边、第六边、第七边、以及第八边的两个或更多个处接触第二衬底。
方法800的步骤850为引入独立加载机制以在接触表面接触散热器。
尽管已参考特定实施例对本发明进行了描述，本领域技术人员将可以理解的是各种改变可在不脱离本发明的精神或范围的情况下做出。相应地，本发明的实施例公开意在说明本发明的范围而不是意在限制。其意图是本发明的范围应仅限于权利要求所要求的范围。例如，对于本领域普通技术人员来说，显而易见的是集成电路封装和本文所讨论的相关结构和方法可以在各种实施例中实施，且关于某些实施例的前述讨论不必代表所有可能的实施例的完整描述。
此外，已参考特定实施例描述了益处、其它优点、以及问题的解决方案。然而，这些益处、优点、问题的解决方案、以及任何元素或可使任何益处、优点、或解决方案发生或变得更显著的元素不应当被解释为是任何或所有权利要求的关键的、必需的、或重要的特征或元素。
进一步地，如果实施例和/或限制：(1)在权利要求中未明确要求保护；且(2)在等同原则下是或可能是权利要求书中的明确元素和/或限制的等同物，本文所公开的实施例和限制并非在奉献原则下贡献于公众。

Claims (15)

1.一种用于微电子管芯的封装，所述封装包括：
邻近所述管芯的第一表面的第一衬底；
邻近所述第一衬底的第二衬底；以及
邻近所述管芯的第二表面的散热器，其中所述散热器与第一衬底和第二衬底两者都接触，其中：
所述第一衬底的第一表面包括第一边、相对于第一边的第二边、在第一边和第二边之间延伸的第三边、以及相对于第三边的第四边；
所述第二衬底包括第一表面和相对的第二表面，其中所述第二衬底的第一表面邻近所述第一衬底的第二表面；
所述第二衬底的第一表面包括第五边、相对于第五边的第六边、在第五边和第六边之间延伸的第七边、以及相对于第七边的第八边；以及
所述散热器与第一衬底在第一边、第二边、第三边、以及第四边的两个或更多个处接触，并与第二衬底仅在第五边和第六边且不在第七边和第八边处接触。
2.如权利要求1所述的封装，其特征在于：
所述管芯的第一表面定义第一平面；
所述散热器与第一衬底在第一衬底接触区域接触，且与第二衬底在第二衬底接触区域接触；以及
所述第一衬底接触区域位于所述第一平面且所述第二衬底接触区域位于平行于所述第一平面的第二平面。
3.如权利要求1所述的封装，其特征在于：
所述第一衬底包括第一表面和相对的第二表面，其中所述第一衬底的第一表面邻近所述管芯的第一表面，且所述第一衬底的第二表面邻近第二衬底；
所述第一衬底包括在所述第一衬底的第一表面具有第一间距的第一多个互连，以及在所述第一衬底的第二表面具有第二间距的第二多个互连；以及
所述第一间距小于第二间距。
4.如权利要求1所述的封装，其特征在于：
所述第一衬底的第一表面包括第一边、相对于第一边的第二边、在第一边和第二边之间延伸的第三边、以及相对于第三边的第四边；
所述第二衬底包括第一表面和相对的第二表面，其中所述第二衬底的第一表面邻近所述第一衬底的第二表面；
所述第二衬底的第一表面包括第五边、相对于第五边的第六边、在第五边和第六边之间延伸的第七边、以及相对于第七边的第八边；以及
所述散热器与第一衬底仅在第一边和第二边且不在第三边和第四边处接触，并与第二衬底在第五边、第六边、第七边、和第八边的两个或更多个处接触。
5.如权利要求1所述的封装，其特征在于：
所述散热器与所述第二衬底在位于所述散热器的边缘的第二衬底接触区域接触；且
所述散热器的边缘包括位于第二衬底接触区域上方的台阶。
6.如权利要求5所述的封装，其特征在于：
所述散热器与第一衬底在位于所述散热器的边缘的第一衬底接触区域接触；且
所述散热器的边缘包括位于所述第一衬底接触区域上方的第二台阶。
7.如权利要求1所述的封装，其特征在于：
所述散热器包括第一部分和第二部分；
所述第一部分包括盖子；
所述第二部分包括基底，所述基底与第一衬底在第一衬底接触区域接触且与第二衬底在第二衬底接触区域接触；以及
所述第二部分包括位于第二衬底接触区域上方的台阶。
8.一种微电子组件，包括：
集成电路封装；
与所述集成电路封装兼容的插座；以及
独立加载机构，
其中：
所述集成电路封装包括：
管芯；
第一衬底；
第二衬底；以及
与第一衬底和第二衬底两者接触的散热器；
所述散热器包括提供接触表面的台阶；以及
所述独立加载机构与所述散热器在接触表面接触。
9.如权利要求8所述的微电子组件，其特征在于：
所述第一衬底包括第一表面和相对的第二表面，其中所述第一衬底的第一表面邻近所述管芯的第一表面，且所述第一衬底的第二表面邻近第二衬底；
所述第一衬底包括在第一衬底的第一表面具有第一间距的第一多个互连，以及在第一衬底的第二表面具有第二间距的第二多个互连；且
所述第一间距小于第二间距。
10.如权利要求8所述的微电子组件，其特征在于：
所述第一衬底的第一表面包括第一边、相对于第一边的第二边、在第一边和第二边之间延伸的第三边、以及相对于第三边的第四边；
所述第二衬底包括第一表面和相对的第二表面，其中所述第二衬底的第一表面邻近所述第一衬底的第二表面；
所述第二衬底的第一表面包括第五边、相对于第五边的第六边、在第五边和第六边之间延伸的第七边，以及相对于第七边的第八边；以及
所述散热器与第一衬底在第一边、第二边、第三边、以及第四边中的两个或更多个处接触，并与第二衬底仅在第五边和第六边且不在第七边和第八边处接触。
11.如权利要求8所述的微电子组件，其特征在于：
所述第一衬底的第一表面包括第一边、相对于第一边的第二边、在第一边和第二边之间延伸的第三边、以及相对于第三边的第四边；
所述第二衬底包括第一表面和相对的第二表面，其中所述第二衬底的第一表面邻近所述第一衬底的第二表面；
所述第二衬底的第一表面包括第五边、相对于第五边的第六边、在第五边和第六边之间延伸的第七边，以及相对于第七边的第八边；以及
所述散热器与第一衬底仅在第一边和第二边且不在第三边和第四边处接触，并与第二衬底在第五边、第六边、第七边、以及第八边中的两个或更多个处接触。
12.如权利要求8所述的微电子组件，其特征在于：
所述散热器包括第一部分和第二部分；
所述第一部分包括盖子；
所述第二部分包括基底，所述基底与第一衬底在第一衬底接触区域接触且与第二衬底在第二衬底接触区域接触；以及
提供接触表面的台阶位于所述第二衬底接触区域上方。
13.如权利要求8所述的微电子组件，进一步包括：
集成所述插座的系统板。
14.一种降低微电子封装中的管芯应力的方法，所述方法包括：
将管芯安装到第一衬底上；
将所述第一衬底安装到具有大于所述第一衬底的占地面积的第二衬底上；
提供具有顶侧和底侧的散热器，其中所述底侧具有第一衬底接触区域和第二衬底接触区域；以及
将所述散热器安装到所述第一衬底和第二衬底上，使得所述第一衬底接触区域接触所述第一衬底而第二衬底接触区域接触所述第二衬底，其中：
所述管芯的第一表面定义第一平面；
所述第一衬底接触区域位于第一平面，且所述第二衬底接触区域位于平行于第一平面的第二平面；
所述散热器包括提供位于所述第二衬底接触区域上方的第一平面内的接触表面的台阶；以及
所述方法进一步包括引入独立加载机构以在接触表面接触散热器。
15.一种降低微电子封装中的管芯应力的方法，所述方法包括：
将管芯安装到第一衬底上；
将所述第一衬底安装到具有大于所述第一衬底的占地面积的第二衬底上；
提供具有顶侧和底侧的散热器，其中所述底侧具有第一衬底接触区域和第二衬底接触区域；以及
将所述散热器安装到所述第一衬底和第二衬底上，使得所述第一衬底接触区域接触所述第一衬底而第二衬底接触区域接触所述第二衬底，其中：
所述第一衬底的第一表面包括第一边、相对于第一边的第二边、在第一边和第二边之间延伸的第三边、以及相对于第三边的第四边；
所述第二衬底的第一表面包括第五边、相对于第五边的第六边、在第五边和第六边之间延伸的第七边、以及相对于第七边的第八边；以及
安装所述散热器进一步包括安装所述散热器使得第一衬底接触区域与第一衬底在第一边、第二边、第三边、以及第四边的两个或更多个处接触，且使得所述第二衬底接触区域与第二衬底仅在第五边和第六边且不在第七边和第八边处接触。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728872B2 (en) * 2011-08-18 2014-05-20 DY 4 Systems, Inc. Manufacturing process and heat dissipating device for forming interface for electronic component
IN2014CN03370A (zh) 2011-12-16 2015-07-03 Intel Corp
KR101983142B1 (ko) * 2013-06-28 2019-08-28 삼성전기주식회사 반도체 패키지
FR3012670A1 (fr) * 2013-10-30 2015-05-01 St Microelectronics Grenoble 2 Systeme electronique comprenant des dispositifs electroniques empiles munis de puces de circuits integres
KR20150072846A (ko) * 2013-12-20 2015-06-30 삼성전기주식회사 반도체 패키지 모듈
US9892990B1 (en) * 2014-07-24 2018-02-13 Amkor Technology, Inc. Semiconductor package lid thermal interface material standoffs
US9860988B2 (en) 2014-12-20 2018-01-02 Intel Corporation Solder contacts for socket assemblies
JP2016225413A (ja) * 2015-05-28 2016-12-28 株式会社ジェイテクト 半導体モジュール
CN110050332A (zh) * 2016-12-31 2019-07-23 英特尔公司 电子器件封装
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10424527B2 (en) * 2017-11-14 2019-09-24 International Business Machines Corporation Electronic package with tapered pedestal
US11282762B2 (en) 2019-02-08 2022-03-22 Marvell Asia Pte, Ltd. Heat sink design for flip chip ball grid array
US11195779B2 (en) * 2019-08-09 2021-12-07 Raytheon Company Electronic module for motherboard
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
US11158596B2 (en) * 2020-03-20 2021-10-26 Advanced Semiconductor Engineering, Inc. Semiconductor device package comprising power module and passive elements
JP2022002237A (ja) * 2020-06-19 2022-01-06 日本電気株式会社 量子デバイス及びその製造方法
US20220199486A1 (en) * 2020-12-22 2022-06-23 Intel Corporation Heat extraction path from a laser die using a highly conductive thermal interface material in an optical transceiver
US20220196943A1 (en) * 2020-12-22 2022-06-23 Intel Corporation Patch on interposer architecture for low cost optical co-packaging
CN114823549B (zh) * 2022-06-27 2022-11-11 北京升宇科技有限公司 一种纵向场效应晶体管vdmos芯片的封装结构及封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212074B1 (en) * 2000-01-31 2001-04-03 Sun Microsystems, Inc. Apparatus for dissipating heat from a circuit board having a multilevel surface

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229216B1 (en) * 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
US6882535B2 (en) * 2003-03-31 2005-04-19 Intel Corporation Integrated heat spreader with downset edge, and method of making same
US7462506B2 (en) * 2006-06-15 2008-12-09 International Business Machines Corporation Carbon dioxide gettering method for a chip module assembly
US7429792B2 (en) 2006-06-29 2008-09-30 Hynix Semiconductor Inc. Stack package with vertically formed heat sink
US7781883B2 (en) * 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
IN2014CN03370A (zh) 2011-12-16 2015-07-03 Intel Corp

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6212074B1 (en) * 2000-01-31 2001-04-03 Sun Microsystems, Inc. Apparatus for dissipating heat from a circuit board having a multilevel surface

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