CN103995798A - 微处理器和运算处理方法 - Google Patents

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Abstract

本发明提供一种微处理器和运算处理方法。该微处理器具备运算部，该运算部包括：多级配置而成的多个运算器；延迟器，其相对于所述多个运算器中的除了最后级之外的各运算器而设置，该延迟器使运算器的运算结果延迟一个循环；和选择部件，其相对于所述多个运算器中的除了最后级之外的各运算器而设置，该选择部件选择运算器的运算结果、和由上述延迟器延迟了一个循环后的运算结果当中的一者并输出到次级的运算器，所述微处理器通过控制所述选择部件中的选择状态，从而由该运算部汇总多个运算来进行处理。

Description

微处理器和运算处理方法
本申请主张以2013年2月20日提交的日本发明专利申请第2013-031095号为基础申请的优先权，且将该基础申请的内容全都引入到本申请中。
技术领域
本发明涉及适于在流水线处理中执行扩展指令的情况的微处理器、运算处理方法。
背景技术
在现有的微处理器中，以一个指令处理了四则运算、逻辑运算。在近年的微处理器中，能汇总多个运算而以一个指令来进行处理。由此，通过增加能在一个循环中执行的处理量，由此能够减少整体的处理循环数。但是，当不能在一个循环中处理一个指令的动作频率的情况下，即因运算电路的构成而处理时间不能落在一个循环的周期内的情况等下，如图11所示那样，使处理器的执行循环暂时停顿而在多个循环中进行处理。
在图11中，(A)是CPU的动作时钟，如(B)所示那样，例示了以指令取出阶段“IF”、指令解码阶段“ID”、指令执行阶段“EX1”～“EX3”、内存访问阶段“MEM”、以及寄存器写回阶段“WB”共计7个阶段，在7个循环执行一个指令的情况。
在全部阶段中，上述指令执行阶段“EX1”～“EX3”这3个循环是执行指令的阶段，如(C)～(E)所示，通过加载到寄存器r1、r2、r3中的值来执行运算，将其运算结果保存到寄存器r3中。
在使处理器的动作频率发生变化来使用这样的电子设备的情况下，需要假定在最高频率下使用的情况，并与最高频率相匹配地决定执行循环数。
在图12中，(A)表示与上述图11(A)所示的动作时钟相比大幅降低的频率的CPU时钟，(B)表示以该时钟进行基于流水线处理的运算的情况。由于与频率成反比例地成为比上述图11(A)所示的一个循环时间t11更长的一个循环时间t12，因此，在运算电路中，即使当能够在两个循环执行例如在上述图11中需要3个循环时间的运算处理的情况下，在CPU的动作控制上也要花费上述那样的3个循环来执行处理。
如此，在处理器以低的时钟频率动作的情况下，即使实际上存在能以少的循环数来处理的时间，但也不得不以与高时钟频率下进行动作的情况相同的循环数来进行处理，结果上增加了处理循环数，从而导致处理速度降低。
于是，虽然目的与上述不良状况不同，但提出了一种用于提供不会增大复杂度且能提升可靠性的流水线处理器的技术(例如参照日本特开2007-034731号公报)。
在该专利技术中，具备：指令解码器单元，其选择性地发布指令执行循环数为固定的核心指令以及由用户定义的扩展指令当中的任一者；核心指令执行单元，其执行所发布的核心指令；扩展指令执行单元，其执行所发布的扩展指令；和重排序缓冲器，其暂时存储核心指令执行单元以及扩展指令执行单元各自的指令执行结果，按照核心指令以及扩展指令被发布的顺序来重排指令执行结果并输出。
但是，上述专利文献所记载的技术能按照原始的程序的发布顺序输出指令执行循环数为固定的核心指令、和由用户定义的扩展指令。但是，不能根据动作频率来变更一个指令的动作处理循环数。
发明内容
本发明正是鉴于上述那样的实际情况而提出的，其目的在于提供一种能使一个指令的动作处理循环数可变从而在变更CPU的动作时钟频率的情况下能在各频率下实现最佳的处理循环的微处理器。
本发明的微处理器，其特征在于，具备运算部，该运算部包括：多级配置而成的多个运算器；延迟器，其相对于所述多个运算器中的除了最后级之外的各运算器而设置，该延迟器使运算器的运算结果延迟一个循环；和选择部件，其相对于所述多个运算器中的除了最后级之外的各运算器而设置，该选择部件选择运算器的运算结果、和由上述延迟器延迟了一个循环后的运算结果当中的一者并输出到次级的运算器，所述微处理器通过控制所述选择部件中的选择状态，从而由该运算部汇总多个运算来进行处理。
附图说明
图1是表示本发明的一实施方式所涉及的微处理器的硬件构成的框图。
图2是表示用于处理该实施方式所涉及的CPU内的指令的块构成。
图3是表示该实施方式所涉及的CPU内的第2算术运算单元部的构成的框图。
图4是表示在该实施方式所涉及的第2算术运算单元部中的与选择信号A、B的各“L”电平和“H”电平相应的处理内容的图。
图5是表示该实施方式所涉及的第1程序例的图。
图6是表示该实施方式所涉及的第1程序执行时的第2算术运算单元部的处理内容的时序图。
图7是表示该实施方式所涉及的第2程序例的图。
图8是表示该实施方式所涉及的第2程序执行时的第2算术运算单元部的处理内容的时序图。
图9是表示该实施方式所涉及的第3程序例的图。
图10是表示该实施方式所涉及的第3程序执行时的第2算术运算单元部的处理内容的时序图。
图11是一般的微处理器以多个循环执行指令时的(动作时钟的频率高的情况下的)时序图。
图12是一般的微处理器以多个循环执行指令时的(动作时钟的频率低的情况下的)时序图。
具体实施方式
下面，参照附图来说明本发明的一实施方式所涉及的微处理器。
图1是表示该实施方式所涉及的微处理器10的功能电路构成的框图。在该图中，作为执行处理的微处理器的CPU11与作为存储了指令代码的程序存储器的ROM12、以及作为工作内存的RAM13相连接。
从外部向CPU11赋予系统时钟CLK和复位信号RESET。另外，CPU11通过向ROM12输出芯片选择信号ROMCS并且经由ROM地址总线来指定ROM12的地址，从而经由ROM数据总线读出保存在该地址的程序指令。
进而，CPU11向RAM13输出芯片选择信号RAMCS、读出信号RAMOE、写入信号RAMWE，并且经由RAM地址总线来指定地址，经由RAM数据总线来进行向该地址的数据的写入和读出。
图2是表示用于在上述CPU11内执行程序的块构成的图。在该图中，从ROM12经由ROM数据总线读出的指令被输入到指令寄存器(IR)部21而被保持。
由指令解码器(ID)部22读出指令寄存器部21所保持的指令并进行解码，将解码结果输出给ROM控制部23，并对应于解码结果来分别适宜地控制RAM控制部24、加载内存数据寄存器(LMDR)部25、寄存器堆(RF)部26、第1算术运算单元(ALU1)部27以及第2算术运算单元(ALU2)部28。
ROM控制部23向上述ROM12输出芯片选择信号和ROM地址。
RAM控制部24经由RAM地址总线进行上述RAM13的地址指定，并且向RAM13输出上述芯片选择信号RAMCS、读出信号RAMOE、写入信号RAMWE。
上述加载内存数据寄存器部25以及寄存器堆部26经由RAM数据总线而与上述RAM13连接，将所保持的数据输出给RAM13，并保持从RAM13输出过来的数据。
第1算术运算单元部27一边基于来自指令解码器部22的控制而与寄存器堆部26进行数据收发，一边执行通常的四则运算以及逻辑运算等所指定的运算，并将运算结果输出给寄存器堆部26。
第2算术运算单元部28一边基于来自指令解码器部22的控制而与寄存器堆部26进行数据收发，一边执行通过扩展指令所追加的运算，并将运算结果输出给寄存器堆部26。
接下来通过图3来说明上述第2算术运算单元部28内的具体的构成例。在此，以第2算术运算单元部28是进行运算
“(a-b)×(a-b)+c”    ...  (1)
的电路的情况为例进行说明。
在进行上述运算的情况下，由于需要的运算器为减法运算器、乘法运算器以及加法运算器，因此如图3所示那样多级配置这些减法运算器(SUB)31、乘法运算器(MUL)34以及加法运算器(ADD)37。
上述减法运算器31从上述寄存器堆部26输入相当于上述(1)式的变量a、b的数值，执行减法运算“a-b”。然后，将得到的差Ta输出给临时寄存器(TempReg)32以及选择器(Sel)33。临时寄存器32作为延迟器发挥功能，将保持一个循环份的内容Ta读出到上述选择器33。
上述选择器33按照从上述寄存器堆部26赋予的选择信号A来选择减法运算器31输出的差Ta和临时寄存器32保持的内容Ta当中的任一者，并行地输出给次级的上述乘法运算器34。
上述乘法运算器34根据来自上述选择器33的输出来执行乘法运算“Ta×Ta”。然后，将得到的积Tb输出给临时寄存器(TempReg)35以及选择器(Sel)36。临时寄存器35作为延迟器发挥功能，将保持一个循环份的内容Tb读出到上述选择器36。
上述选择器36按照从上述寄存器堆部26赋予的选择信号B来选择乘法运算器34输出的积Tb和临时寄存器35保持的内容Tb当中的任一者，并输出给次级的上述加法运算器37。
上述加法运算器37从上述寄存器堆部26输入相当于上述(1)式的变量c的数值，与来自上述选择器36的输出Tb相匹配地执行相当于上述(1)式的运算“Tb+c”。然后，将得到的运算结果Pa作为旁路A输出而直接输出，另一方面，输出给流水线寄存器(PipeReg)38。
流水线寄存器38是用于在其次的寄存器写回阶段(上述图11的WB)保持在流水线处理的指令执行阶段(上述图11的EX1～3)计算出的结果并使其延迟的寄存器，在保持加法运算器37输出的运算结果Pa后，作为旁路B输出而直接输出，另一方面，输出给成为同样构成的流水线寄存器(PipeReg)39。
流水线寄存器39在保持上述流水线寄存器38输出的运算结果Pa后，输出给上述寄存器堆部26。
上述旁路A、B的各输出是由于在寄存器写回阶段(上述图11的WB)中的流水线寄存器38、39的写入后不能在下一指令使用计算结果而使寄存器写入前的计算结果数据旁路输出的输出，能将旁路A输出在下一指令的指令执行阶段(上述图11的EX)使用，将旁路B输出在下下一指令的指令执行阶段(上述图11的EX)使用。
接下来，作为上述实施方式的动作，说明微处理器10的特别是第2算术运算单元部28内的动作。
图4表示上述第2算术运算单元部28中的与选择信号A、B的各“L”电平和“H”电平相应的处理内容。若选择信号A为“L”电平，则选择器33选择减法运算器31的输出Ta，若为“H”电平，则选择器33选择在临时寄存器32中延迟了一个循环的运算结果Ta并输出给乘法运算器34。
同样地，若选择信号B为“L”电平，则选择器36选择乘法运算器34的输出Tb，若为“H”电平，则选择器36选择在临时寄存器35中延迟了一个循环的运算结果Tb并输出给加法运算器37。
因此，通过如图4所示那样切换上述选择信号A、B的“L”/“H”，从而能使在该第2算术运算单元部28的处理循环数在“1”～“3”间变化。
下面，说明可变控制处理循环数的情况下的动作例。
(动作例1)
图5示出第1程序例。
在该程序中，“SELAH”是使向上述选择器33的选择信号A变为“H”电平的指令，“SELBH”是使向上述选择器36的选择信号B变为“H”电平的指令。
“LW”指令是向寄存器的立即数据加载指令，在此分别向寄存器r1、r2、r3加载“256”、“128”、“2560”的值。
“ZZZ”指令是追加指令，表示在上述第2算术运算单元部28执行的指令。在为“ZZZ r3，r1，r2，r3”的情况下，代入上述(1)式来执行成为
“r3＝(r1-r2)×(r1-r2)+r3”
的运算。
“MUL”指令是单纯的乘法运算指令，由上述第1算术运算单元部27执行。在为“MUL r1，r2，r3”的情况下，执行“r1＝r2×r3”。
在该程序的情况下，由于如上述那样将选择信号A指定为“H”电平，将选择信号B指定为“H”电平，因此如上述图4所示那样，“ZZZ”指令的指令执行阶段“EX”成为3个循环。
图6是表示该第1程序执行时的在第2算术运算单元部28内的处理内容的时序图。在图6(B1)所示的第1指令执行阶段“EX1”，减法运算器31输入图6(C)、(D)所示的寄存器r1、r2的值“0x00000100(＝256)”、“0x00000080(＝128)”，执行减法运算“r1-r2”。将其差“0x00000080”如图6(F)所示那样保持在临时寄存器32中。
在接下来的第2指令执行阶段“EX2”，由于选择信号A为“H”电平，因此选择器33选择保持在临时寄存器32中的数据并输出给乘法运算器34。在乘法运算器34中，基于所赋予的数据进行乘法运算，将其积“0x00004000”如图6(G)所示那样保持在临时寄存器35中。
然后，在第3指令执行阶段“EX3”，由于选择信号B为“H”电平，因此选择器36选择保持在临时寄存器35中的数据并输出给加法运算器37。在加法运算器37中，基于所赋予的数据和来自寄存器堆部26的r3的值“0x00000a00(＝2560)”来进行加法运算，在寄存器写回阶段“WB”经由流水线寄存器38、39将其和“0x00004a00”保存在寄存器r3中，并且如图6(H)所示那样作为旁路A输出而送出到上述第1算术运算单元部27，如图6(B2)所示那样在下一指令的指令执行阶段“EX1”的运算处理中使用。
如此，通过3个循环的指令执行阶段“EX1”～“EX3”来执行作为追加指令的“ZZZ”指令，从而如图6(B2)所示那样下一指令的指令执行阶段“ID”停止了两个阶段。
(动作例2)
图7表示第2程序例。
在该程序中，“SELAL”是使向上述选择器33的选择信号A变为“L”电平的指令，“SELBH”是使向上述选择器36的选择信号B变为“H”电平的指令。
“LW”指令以后与上述图5的第1程序例相同。
在该程序的情况下，由于如上述那样将选择信号A指定为“L”电平，将选择信号B指定为“H”电平，因此如上述图4所示那样，“ZZZ”指令的指令执行阶段“EX”成为两个循环。
图8是表示该第2程序执行时的在第2算术运算单元部28内的处理内容的时序图。在图8(B1)所示的第1指令执行阶段“EX1”，减法运算器31输入图8(C)、(D)所示的寄存器r1、r2的值“0x00000100(＝256)”、“0x00000080(＝128)”，执行减法运算“r1-r2”。由于选择信号A为“L”电平，因此选择器33直接选择其差“0x00000080”并输出给乘法运算器34。在乘法运算器34中，基于所赋予的数据进行乘法运算，将其积“0x00004000”如图8(G)所示那样保持在临时寄存器35中。
在接下来的第2指令执行阶段“EX2”，由于选择信号B为“H”电平，因此选择器36选择保持在临时寄存器35中的数据并输出给加法运算器37。在加法运算器37中，基于所赋予的数据和来自寄存器堆部26的r3的值“0x00000a00(＝2560)”进行加法运算，在寄存器写回阶段“WB”经由流水线寄存器38、39将其和“0x00004a00”保存在寄存器r3中，并且如图8(H)所示那样作为旁路A输出而送出到上述第1算术运算单元部27，如图8(B2)所示那样在下一指令的指令执行阶段“EX1”的运算处理中使用。
如此，通过两个循环的指令执行阶段“EX1”、“EX2”来执行作为追加指令的“ZZZ”指令，从而如图8(B2)所示那样下一指令的指令执行阶段“ID”停止了一个阶段。
(动作例3)
图9表示第3程序例。
在该程序中，“SELAL”是使向上述选择器33的选择信号A变为“L”电平的指令，“SELBL”是使向上述选择器36的选择信号B变为“L”电平的指令。
“LW”指令以后与上述图5的第1程序例相同。
在该程序的情况下，由于如上述那样将选择信号A、B都指定为“L”电平，因此如上述图4所示那样“ZZZ”指令的指令执行阶段“EX”成为一个循环。
图10是表示该第3程序执行时的在第2算术运算单元部28内的处理内容的时序图。在图10(B1)所示的第1指令执行阶段“EX1”，减法运算器31输入图10(C)、(D)所示的寄存器r1、r2的值“0x00000100(＝256)”、“0x00000080(＝128)”，执行减法运算“r1-r2”。由于选择信号A为“L”电平，因此选择器33直接选择其差“0x00000080”，并输出给乘法运算器34。在乘法运算器34中，基于所赋予的数据进行乘法运算，将其积“0x00004000”直接输出给选择器36。
由于选择信号B为“L”电平，因此选择器36选择乘法运算器34的输出并输出给加法运算器37。在加法运算器37中，基于所赋予的数据和来自寄存器堆部26的r3的值“0x00000a00(＝2560)”来进行加法运算，在寄存器写回阶段“WB”经由流水线寄存器38、39将其和“0x00004a00”保存在寄存器r3中，并且如图10(H)所示那样作为旁路A输出而送出到上述第1算术运算单元部27，如图10(B2)所示那样在下一指令的指令执行阶段“EX1”的运算处理中使用。
如此，由于仅在一个循环的指令执行阶段“EX1”执行作为追加指令的“ZZZ”指令，因此如图10(B2)所示那样，不进行在下一指令的停止。
如上面详述的那样，根据本实施方式，能使在第2算术运算单元部28执行的针对追加指令的动作处理循环数可变，从而在变更CPU的动作时钟频率的情况下能在各频率下实现最佳的处理循环。
另外，在上述实施方式中，说明了第2算术运算单元部28是执行特定的运算
“(a-b)×(a-b)+c”
的专用的算术运算单元部的示例，但是关于与进行单纯的四则运算、逻辑运算等的第1算术运算单元部27分开设置的第2算术运算单元部28所执行的特定的运算，在本发明中并不限定其内容，只要是组合多个运算器来执行运算的构成就都能应用，这是不言而喻的。
此外，本发明并不限定于上述的实施方式，在实施阶段能在不脱离其主旨的范围内进行各种变形。另外，在上述实施方式中执行的功能，可以尽量适宜地组合在一起加以实施。在上述实施方式中包含各种阶段，能通过适宜组合公开的多个构成要件来提取各种发明。例如，即使从实施方式所示的全部构成要件之中删除几个构成要件，只要能得到效果，就能将删除了该构成要件后的构成提取为发明。

Claims (6)

1.一种微处理器，其特征在于，具备运算部，
该运算部包括：
多级配置而成的多个运算器；
延迟器，其相对于所述多个运算器中的除了最后级之外的各运算器而设置，该延迟器使运算器的运算结果延迟一个循环；和
选择部件，其相对于所述多个运算器中的除了最后级之外的各运算器而设置，该选择部件选择运算器的运算结果、和由上述延迟器延迟了一个循环后的运算结果当中的一者并输出到次级的运算器，
所述微处理器通过控制所述选择部件中的选择状态，从而由该运算部汇总多个运算来进行处理。
2.根据权利要求1所述的微处理器，其特征在于，
所述运算部汇总多个运算而以一个指令来进行处理。
3.根据权利要求2所述的微处理器，其特征在于，
所述运算部通过控制所述选择部件中的选择状态，从而使一个指令的动作处理循环可变。
4.根据权利要求3所述的微处理器，其特征在于，
在所述微处理器的动作频率为高速的情况下，所述选择部件控制选择状态以使一个指令的动作处理循环增加。
5.根据权利要求3所述的微处理器，其特征在于，
在所述微处理器的动作频率为低速的情况下，所述选择部件控制选择状态以使一个指令的动作处理循环减少。
6.一种运算处理方法，是微处理器的运算处理方法，其特征在于，
针对于多级配置而成的多个运算器的运算结果，生成使该运算结果延迟了一个循环后的第1运算结果、和不使该运算结果延迟的第2运算结果，选择所述第1运算结果和所述第2运算结果当中的一者并输入到次级的运算器，由此汇总多个运算来进行处理。
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