RU2003117362A - Обработка данных с помощью сопроцессора - Google Patents
Обработка данных с помощью сопроцессораInfo
- Publication number
- RU2003117362A RU2003117362A RU2003117362/09A RU2003117362A RU2003117362A RU 2003117362 A RU2003117362 A RU 2003117362A RU 2003117362/09 A RU2003117362/09 A RU 2003117362/09A RU 2003117362 A RU2003117362 A RU 2003117362A RU 2003117362 A RU2003117362 A RU 2003117362A
- Authority
- RU
- Russia
- Prior art keywords
- data
- coprocessor
- main processor
- loaded
- processing
- Prior art date
Links
- 230000004044 response Effects 0.000 claims 5
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 238000005755 formation reaction Methods 0.000 claims 3
- 238000004590 computer program Methods 0.000 claims 1
- 230000001276 controlling effect Effects 0.000 claims 1
- 230000000875 corresponding Effects 0.000 claims 1
- 230000002085 persistent Effects 0.000 claims 1
- 238000003672 processing method Methods 0.000 claims 1
Claims (12)
1. Устройство для обработки данных, содержащее основной процессор, реагирующий на команды программы для выполнения операций обработки данных, и сопроцессор, подключенный к упомянутому основному процессору и реагирующий на команду загрузки в сопроцессор, выдаваемую упомянутым основным процессором для загрузки одного или более загружаемых слов данных в упомянутый сопроцессор и выполнения по меньшей мере одной операции обработки посредством сопроцессора, задаваемой упомянутой командой загрузки в сопроцессор, с использованием упомянутого одного или более загружаемых слов данных для выдачи данных операндов с формированием по меньшей мере одного слова данных результата, причем по упомянутой команде загрузки в сопроцессор переменное количество загружаемых слов данных загружается в упомянутый сопроцессор в зависимости от того, выровнен ли начальный адрес упомянутых данных операндов в пределах упомянутого одного или более слов данных с границей слова.
2. Устройство для обработки данных по п.1, в котором упомянутый сопроцессор включает в себя память сопроцессора, хранящую одного или более локально сохраняемых слов данных, используемых в качестве операндов при проведении упомянутой по меньшей мере одной операции обработки, в сочетании с упомянутым одним или несколькими загружаемыми словами данных.
3. Устройство для обработки данных по любому из пп.1 и 2, содержащее память, подключенную к упомянутому основному процессору, причем упомянутое одно или более загружаемых слов данных выбираются из упомянутой памяти в упомянутый сопроцессор с помощью упомянутого основного процессора без сохранения в регистрах, находящихся в упомянутом основном процессоре.
4. Устройство для обработки данных по любому из предыдущих пунктов, в котором упомянутый основной процессор включает в себя регистр, выполненный с возможностью хранения значения адреса, указывающего упомянутое одно или более слов данных.
5. Устройство для обработки данных по любому из предыдущих пунктов, в котором упомянутая по меньшей мере одна операция обработки посредством сопроцессора включает в себя вычисление суммы абсолютных разностей между множеством значений операндов.
6. Устройство для обработки данных по пп.2 и 5, в котором сумма абсолютных разностей вычисляется как сумма абсолютных разностей между множеством значений байтов в пределах упомянутого одного или более загружаемых слов данных и соответствующими значениями из множества значений байтов в пределах упомянутых одного или более локально сохраняемых слов данных.
7. Устройство для обработки данных по п.6, в котором упомянутая сумма абсолютных разностей накапливается в накапливающем регистре упомянутого сопроцессора.
8. Устройство для обработки данных по любому из предыдущих пунктов, в котором упомянутый сопроцессор включает в себя выравнивающий регистр для хранения значения, задающего выравнивание между упомянутыми данными операндов и упомянутым одним или более загружаемых слов данных.
9. Устройство для обработки данных по п.4, в котором упомянутая команда загрузки в сопроцессор включает в себя значение смещения, добавляемое к упомянутому значению адреса при исполнении команды.
10. Устройство для обработки данных по любому из предыдущих пунктов, в котором упомянутая по меньшей мере одна операция обработки посредством сопроцессора вычисляет сумму абсолютных значений как часть совпадения значений блоков элементов изображения.
11. Способ обработки данных, включающий в себя этапы, на которых по командам программы выполняют операции обработки данных в основном процессоре и в ответ на команду загрузки в сопроцессор, выдаваемую упомянутым основным процессором, загружают одно или более загружаемых слов данных в сопроцессор, подключенный к упомянутому основному процессору, и выполняют по меньшей мере одну операцию обработки посредством сопроцессора, задаваемую упомянутой командой загрузки в сопроцессор, с использованием упомянутого одного или более загружаемых слов данных для выдачи данных операндов с формированием по меньшей мере одного слова данных результата, при этом в ответ на упомянутую команду загрузки в сопроцессор загружают в упомянутый сопроцессор переменное количество загружаемых слов данных в зависимости от того, выровнен ли начальный адрес упомянутых данных операндов в пределах упомянутого одного или более слов данных по границе слова.
12. Компьютерный программный продукт для управления компьютером с целью выполнения этапов, на которых в ответ на команды программы выполняют операции обработки данных в основном процессоре и в ответ на команду загрузки в сопроцессор, выдаваемую упомянутым основным процессором, загружают одно или более загружаемых слов данных в сопроцессор, подключенный к упомянутому основному процессору, и выполняют по меньшей мере одну операцию обработки посредством сопроцессора, задаваемую упомянутой командой загрузки в сопроцессор, с использованием упомянутого одного или более загружаемых слов данных для выдачи данных операндов с формированием по меньшей мере одного слова данных результата, при этом в ответ на упомянутую команду загрузки в сопроцессор загружают в упомянутый сопроцессор переменное количество загружаемых слов данных в зависимости от того, выровнен ли начальный адрес упомянутых данных операндов в пределах упомянутого одного или более слов данных по границе слова.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0104160A GB2372848B (en) | 2001-02-20 | 2001-02-20 | Data processing using a coprocessor |
| GB0104160.7 | 2001-02-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2003117362A true RU2003117362A (ru) | 2004-11-27 |
| RU2275678C2 RU2275678C2 (ru) | 2006-04-27 |
Family
ID=9909128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2003117362/09A RU2275678C2 (ru) | 2001-02-20 | 2001-12-13 | Обработка данных с помощью сопроцессора |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US7089393B2 (ru) |
| EP (1) | EP1362286B1 (ru) |
| JP (1) | JP3729809B2 (ru) |
| KR (1) | KR100777753B1 (ru) |
| CN (1) | CN1254740C (ru) |
| GB (1) | GB2372848B (ru) |
| IL (2) | IL155662A0 (ru) |
| MY (1) | MY124779A (ru) |
| RU (1) | RU2275678C2 (ru) |
| TW (1) | TWI285322B (ru) |
| WO (1) | WO2002067113A1 (ru) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8914618B2 (en) * | 2005-12-29 | 2014-12-16 | Intel Corporation | Instruction set architecture-based inter-sequencer communications with a heterogeneous resource |
| US8290044B2 (en) * | 2006-05-10 | 2012-10-16 | Qualcomm Incorporation | Instruction for producing two independent sums of absolute differences |
| KR100868677B1 (ko) * | 2007-05-18 | 2008-11-13 | 한국과학기술원 | 데이터 처리 장치, 데이터 처리 시스템, 코프로세서 연결방법, 및 코프로세서 인터페이스 방법 |
| KR101200490B1 (ko) * | 2008-12-10 | 2012-11-12 | 한국전자통신연구원 | 영상 정합 장치 및 방법 |
| JP2011138308A (ja) * | 2009-12-28 | 2011-07-14 | Sony Corp | プロセッサ、コプロセッサ、情報処理システムおよびそれらにおける制御方法 |
| US8392689B1 (en) * | 2010-05-24 | 2013-03-05 | Western Digital Technologies, Inc. | Address optimized buffer transfer requests |
| CN102486758B (zh) * | 2010-12-01 | 2015-01-28 | 中兴通讯股份有限公司 | 一种访问协处理器寄存器的方法及装置 |
| US9304774B2 (en) * | 2011-02-04 | 2016-04-05 | Qualcomm Incorporated | Processor with a coprocessor having early access to not-yet issued instructions |
| US20130138921A1 (en) * | 2011-11-28 | 2013-05-30 | Andes Technology Corporation | De-coupled co-processor interface |
| US9632781B2 (en) | 2013-02-26 | 2017-04-25 | Qualcomm Incorporated | Vector register addressing and functions based on a scalar register data value |
| CN104503942B (zh) * | 2014-12-30 | 2017-10-31 | 合肥金星机电科技发展有限公司 | 串口指令解码方法 |
| KR102547495B1 (ko) | 2022-07-26 | 2023-06-23 | 장희석 | 무편심 서보가압식 마이크로 스폿용접기 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2920477A1 (de) * | 1979-05-21 | 1980-12-04 | Kabel Metallwerke Ghh | Vorgefertigte dreiphasige wechselstromwicklung fuer einen linearmotor |
| US4317168A (en) * | 1979-11-23 | 1982-02-23 | International Business Machines Corporation | Cache organization enabling concurrent line castout and line fetch transfers with main storage |
| US4860197A (en) * | 1987-07-31 | 1989-08-22 | Prime Computer, Inc. | Branch cache system with instruction boundary determination independent of parcel boundary |
| US4961162A (en) * | 1989-01-13 | 1990-10-02 | International Business Machines Corporation | Multiprocessing system for performing floating point arithmetic operations |
| US5025407A (en) * | 1989-07-28 | 1991-06-18 | Texas Instruments Incorporated | Graphics floating point coprocessor having matrix capabilities |
| US5168561A (en) | 1990-02-16 | 1992-12-01 | Ncr Corporation | Pipe-line method and apparatus for byte alignment of data words during direct memory access transfers |
| US5577200A (en) * | 1994-02-28 | 1996-11-19 | Intel Corporation | Method and apparatus for loading and storing misaligned data on an out-of-order execution computer system |
| US5668984A (en) * | 1995-02-27 | 1997-09-16 | International Business Machines Corporation | Variable stage load path and method of operation |
| US6331856B1 (en) * | 1995-11-22 | 2001-12-18 | Nintendo Co., Ltd. | Video game system with coprocessor providing high speed efficient 3D graphics and digital audio signal processing |
| GB2326253A (en) | 1997-06-10 | 1998-12-16 | Advanced Risc Mach Ltd | Coprocessor data access control |
| AU4723699A (en) * | 1998-06-25 | 2000-01-10 | Equator Technologies, Inc. | Processing circuit and method for variable-length coding and decoding |
| US6418166B1 (en) * | 1998-11-30 | 2002-07-09 | Microsoft Corporation | Motion estimation and block matching pattern |
| GB2359967B (en) * | 2000-02-29 | 2004-05-12 | Virata Ltd | Qamd |
-
2001
- 2001-02-20 GB GB0104160A patent/GB2372848B/en not_active Expired - Lifetime
- 2001-12-13 JP JP2002566774A patent/JP3729809B2/ja not_active Expired - Lifetime
- 2001-12-13 IL IL15566201A patent/IL155662A0/xx active IP Right Grant
- 2001-12-13 EP EP01273773.0A patent/EP1362286B1/en not_active Expired - Lifetime
- 2001-12-13 RU RU2003117362/09A patent/RU2275678C2/ru not_active IP Right Cessation
- 2001-12-13 CN CNB018227570A patent/CN1254740C/zh not_active Expired - Lifetime
- 2001-12-13 WO PCT/GB2001/005516 patent/WO2002067113A1/en active Application Filing
- 2001-12-13 KR KR1020037008516A patent/KR100777753B1/ko active IP Right Grant
- 2001-12-27 MY MYPI20015913A patent/MY124779A/en unknown
- 2001-12-28 TW TW090132955A patent/TWI285322B/zh not_active IP Right Cessation
-
2002
- 2002-01-11 US US10/042,354 patent/US7089393B2/en not_active Expired - Lifetime
-
2003
- 2003-04-29 IL IL155662A patent/IL155662A/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4476525A (en) | Pipeline-controlled data processing system capable of performing a plurality of instructions simultaneously | |
| RU2012147005A (ru) | Средство разделенной загрузки/сохранения и команда для него | |
| KR20190045316A (ko) | 벡터 곱셈 덧셈 명령 | |
| RU2003117362A (ru) | Обработка данных с помощью сопроцессора | |
| KR20010030587A (ko) | 데이터 처리장치 | |
| JPH11154114A (ja) | 複数データ・フェッチのアーキテクチャを使ってテーブル・ルックアップを実行するためのシステムおよび方法 | |
| JPS59174948A (ja) | 情報処理装置 | |
| EP0201833A2 (en) | Instruction processor | |
| US7007172B2 (en) | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection | |
| JP2020502669A (ja) | ベクトル生成命令 | |
| US20040199562A1 (en) | Efficient multiplication sequence for large integer operands wider than the multiplier hardware | |
| EP0260837A2 (en) | Microprocessor with selective cache memory | |
| US7290120B2 (en) | Microprocessor having a power-saving fetch and decoding unit for fetching and decoding compressed program instructions and having a program instruction sequencer | |
| JPH10124312A (ja) | 中央処理装置 | |
| EP1220092A3 (en) | System and method for executing variable latency load operations in a data processor | |
| JP2006293741A (ja) | プロセッサ | |
| JP4916151B2 (ja) | 並列演算装置 | |
| US20090063808A1 (en) | Microprocessor and method of processing data | |
| US5673409A (en) | Self-defining instruction size | |
| JPS61173345A (ja) | 計算機システム | |
| JPS5853786B2 (ja) | ベクトル・レジスタ | |
| JP2926975B2 (ja) | プログラム制御装置 | |
| JP2843844B2 (ja) | 並列演算処理装置 | |
| JP2985093B2 (ja) | 演算制御装置 | |
| JP3068406B2 (ja) | ベクトル演算装置 |