CN103970930B - 基于上下文感知图案的自动化设计布局图案校正 - Google Patents
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Abstract
本发明涉及基于上下文感知图案的自动化设计布局图案校正，提供的是用于自动化基于图案半导体设计布局校正的程序及设备。具体实施例包括扫描经绘制的半导体设计布局基于与预特征化的难以制造图案的匹配以确定经绘制的半导体设计布局内的难以制造图案、基于校正图案与预特征化的难以制造图案之间的预定校正而确定校正图案、以及以经绘制的半导体设计布局内的校正图案取代难以制造图案。
Description
技术领域
本揭露涉及产生半导体设计布局。本揭露尤其可应用于校正经绘制的半导体设计布局(drawn semiconductor design layout)中的难以制造图案(difficult-to-manufacture pattern)。
背景技术
半导体设计布局内的难以制造图案包括产生设计规则检查错误、微影(lithography)可印制性错误、双重图案技术兼容性检查错误、可制造性设计(DFM)规则检查错误等等的图案。现存用于解决难以制造图案的解决方案普遍有两种：手绘式修正(hand-drawn fixes)以及自动化基于规则修正。
手绘式修正为布局设计者使用计算机辅助设计(CAD)工具进行的手动修正。修正难以制造图案上的引导由具有规则检查引擎所产生的注记(annotations)的错误标记(markers)形式予以提供。布局设计者必须反复(iteratively)修改设计直到通过所有检查。因此，手绘式修正因其依赖人类操作者或设计者以相同精确方式校正相同错误而缺乏一致性(consistency)，从而招致最终制造产品的变异性(variability)。
自动化基于规则修正由操控引擎(manipulation engine)所产生，透过一组编码规则(coded rules)，辨识(identify)难以制造几何并且产生新几何予以取代。编码规则以一系列多边形或基于边缘的测量命令为基础而搜寻特征。因此，每一个额外的维度限制条件或测量皆招致额外的计算时间及复杂度。需要供自动化基于规则修正用的基于规则的脚本(scripts)，其可能难以编码，尤其是对于复杂的布局图案而言。具有N个边缘的图案可由N*(N-1)边缘对限制条件表示。因此，每个图案实现大约N*(N-1)个编码规则并不实际。
基于图案的方法在用于辨别如造成微影热点之类复杂、难以制造的布局图案时，对于以上两种解决方案是有效的替代方案。然而，一旦透过图案匹配来辨别热点的话，修正布局仍需要人力。
因此，容许自动化基于上下文感知(context-aware)图案半导体设计布局校正的方法有存在的必要。
发明内容
本揭露的一个态样是致能自动化基于图案半导体设计布局校正的方法。
本揭露的另一个态样是能够进行自动化基于图案半导体设计布局校正的设备。
本揭露的额外态样和其它特征将在底下说明中提出并且一旦查阅下文，对于所属领域的技术人员将某种程度显而易知或可由本揭露的实践得到学习。本揭露的优点可如所附权利要求书内所特别指出者予以实现并且取得。
根据本揭露，可通过一种方法部分达到某些技术功效，方法包括：扫描经绘制的半导体设计布局基于与预特征化的难以制造图案的匹配以确定经绘制的半导体设计布局内的难以制造图案、基于校正图案与预特征化的难以制造图案之间的预定相关性而确定校正图案、以及在经绘制的半导体设计布局内以校正图案取代难以制造图案。
本揭露的态样包括确定经绘制的半导体设计布局内难以制造图案的上下文以及基于上下文确定校正图案。额外的态样包括确定上下文，其包括确定难以制造图案的邻近特征以及确定校正图案包括说明邻近特征。另一态样包括确定提取半径用于确定难以制造图案的邻近特征，提取半径是基于制造效应的影响的半径。再另一态样包括含括有多边形数据或影像数据的难以制造图案。额外的态样包括基于修复各自候选难以制造图案的候选校正图案确定预定相关性以及储存候选校正图案具有各自候选难以制造图案作为互相关的校正图案和预特征化的难以制造图案。又另一态样包括基于校正候选难以制造图案的原始违规(original violation)及确定候选校正图案未产生设计规则检查缺陷与制造缺陷而确定候选校正图案是否修复候选难以制造图案。另一态样包括制造缺陷位于提取半径边界的制造缺陷，提取半径是基于制造效应的影响的半径。再一态样包括含括有线端提取热点、主动区折叠热点、切割掩模产生热点、微影热点、双重图案技术问题、以及光学近接(proximity)校正优化的至少其中之一的难以制造图案。
本揭露的另一态样是设备，其包括：至少一个处理器，以及包括用于一个或多个程序的计算机程序码的至少一个存储器，至少一个存储器和计算机程序码以至少一个处理器予以配置而使设备进行至少底下所述：扫描经绘制的半导体设计布局基于与预特征化的难以制造图案的匹配以确定经绘制的半导体设计布局内的难以制造图案，基于校正图案与预特征化的难以制造图案之间的预定相关性而确定校正图案，以及在经绘制的半导体设计布局内以校正图案取代难以制造图案。
本揭露的态样包括进一步进行确定经绘制的半导体设计布局内难以制造图案的上下文以及基于上下文确定校正图案的设备。额外态样包括进一步进行通过确定难以制造图案的邻近特征确定上下文以及通过说明邻近特征确定校正图案的设备。另一态样包括进一步进行确定提取半径用于确定难以制造图案的邻近特征的设备，提取半径是基于制造效应的影响的半径。再一态样包括包含有多边形数据或影像数据的难以制造图案。额外态样包括进一步进行基于修复各自候选难以制造图案的候选校正图案确定预定相关性以及储存候选校正图案具有各自候选难以制造图案作为互相关的校正图案和预特征化的难以制造图案的设备。又一态样包括进一步进行基于校正候选难以制造图案的原始违规及确定候选校正图案未产生制造缺陷而确定候选校正图案是否修复候选难以制造图案的设备。另一态样包括制造缺陷位于提取半径边界的制造缺陷，提取半径是基于制造效应的影响的半径。再一态样包括含括有线端提取热点、主动区折叠热点、切割掩模产生热点、微影热点、双重图案技术问题、以及光学近接校正优化的至少其中之一的难以制造图案。
本揭露的另一态样是方法，其包括扫描经绘制的半导体设计布局以确定经绘制的半导体设计布局内的难以制造图案，确定难以制造图案与预特征化的难以制造图案之间的匹配，确定与难以制造图案相关的提取半径，基于提取半径和难以制造图案来提取经绘制的半导体设计布局的一部分，以及基于预特征化的难以制造图案以校正部分取代提取部分。
本揭露的态样进一步包括在提取部分内以校正图案取代难以制造图案，在提取部分内于校正图案上进行检查以确保与难以制造图案相关的违规经过校正，以及在提取部分内于校正图案上进行另一检查以确保未产生新的制造缺陷。
本揭露的额外态样及技术功效经由底下详述说明对于所属领域的技术人员将显而易见，其中，本揭露的具体实施例通过经思考用以实施本揭露的最佳模式的图标予以简单描述。将意识到，本揭露可有其它及不同的具体实施例，以及本揭露的许多细节可在各种明显态样中作修改，全部都不脱离本揭露。因此，图式及说明本质在于描述而非限制。
附图说明
本揭露在附图的图标中通过实施例而非限制予以描述，并且其中相同的组件符号意指类似的组件，以及其中：
图1为根据示例性具体实施例描述可进行自动化基于上下文感知图案半导体设计布局校正的布局校正平台；
图2为根据示例性具体实施例的用于自动化基于图案半导体设计布局校正的程序的流程图；
图3为根据示例性具体实施例的用于上下文感知自动化基于图案半导体设计布局校正的程序的流程图；
图4为根据示例性具体实施例用于确定候选校正图案与各自候选难以制造图案之间的校正的程序的流程图；
图5至图11为根据各种示例性具体实施例对难以制造图案校正的描述；
图12为根据示例性具体实施例对难以制造图案上下文感知校正的描述；
图13为根据示例性具体实施例对难以制造图案校正确认(validation)的描述；以及
图14为根据示例性具体实施例描述用于实现图2至图4程序的计算机系统。
主要组件符号说明
100 布局校正平台
101 匹配模块
103 上下文模块
105 图案校正模块
107 图案确认模块
109 半导体设计布局
111 图案库
201、203、205、301、303、401、403 步骤
501 图案化热点
503 垂直互连存取(VIA)
505 线件
509a、509b、509c 方法
511 锤头端
513 垂直金属线
601a、601b 主动区折叠热点
603a、603b 主动区
605 栅极
607a、607b 虚拟多晶区
701 切割掩模产生热点
703a、703b 切割掩模层
705a、705b、705c 多晶线端
801、901 微影热点
803、805 U形特征
807、809 特征
903a、903b、1201 图案
905 校正图案
907 接结点
1001 难以制造图案
1003 单一掩模
1005 热点
1007a、1007b 掩模
1101 难以制造图案
1103 OPC解决方案
1203、1207 区域
1205 邻近特征
1209 划圈部分
1301 难以制造图案
1303 设计规则违规
1305 掩模图案
1307 候选校正图案
1309 第一掩模图案
1311 第二掩模图
1313 已定边界
1400 计算机系统
1401 处理器
1403 存储器
1405 储存体
1407 显示器
1409 输入装置
1411 应用程序
1413 布局数据(或信息)
1415 设计加上规则
1417 形状数据库(或知识库(repository))。
具体实施方式
在底下的说明中，为了解释，提出许多特定细节以便对示例性具体实施例提供透彻的理解。然而，应该明显可知的是，可实践示例性具体实施例而无需这些特定细节或用到对等排列(arrangement)。在其它实例中，广为人知的架构和装置以方块图形式表示以免不必要地混淆示例性具体实施例。另外，除非另有所指，说明书及权利要求书中所有表达成份、反应条件等等数量、比率、以及数值特性的数字应理解为通过术语「大约」在所有实例中修饰。
本揭露处理并且解决目前难以制造半导体布局图案手动校正所遭遇的错误产生以及此等布局图案自动化基于规则校正所遭遇的编码困难的问题。根据本揭露的具体实施例，布局校正平台100提供自动化基于上下文感知图案布局修正方法。布局校正平台100可扫描已根据与校正图案的相关性而予以预特征化并且储存的难以制造图案用的经绘制的半导体设计布局。一旦布局设计中的难以制造图案与预特征化的难以制造图案之间找到匹配，即可将与预特征化难以制造图案相关的相关性校正图案插入布局设计内以取代难以制造图案。
根据本揭露具体实施例的方法包括扫描经绘制的半导体设计布局而基于与预特征化的难以制造图案的匹配以确定经绘制的半导体设计布局内的难以制造图案。其次，可基于校正图案与预特征化的难以制造图案之间的预定校正而确定校正图案。之后，在经绘制的半导体设计布局内以校正图案取代难以制造图案。
图1为根据示例性具体实施例描述可实施自动化基于上下文感知图案半导体设计布局校正的布局校正平台100。布局校正平台100可透过一或多个数据库及/或与储存及/或产生经绘制的半导体设计布局109相关的应用程序接收一或多个经绘制的半导体设计布局109。布局校正平台100与图案库(pattern library)111进一步连接或通讯。图案库111储存布局校正平台100，利用一或多个图案匹配引擎所使用的预特征化的难以制造图案以及各自校正图案以取代在经绘制的半导体设计布局中找到的难以制造图案。可对预定的难以制造图案储存校正图案。预定的难以制造图案也可具有基于邻近特征而变的类似难以制造图案以说明难以制造图案的上下文。
布局校正平台100可包括图案匹配模块101、上下文模块103、图案校正模块105以及图案确认模块107。图案匹配模块101对于布局内的一或多个难以制造图案扫描经绘制的半导体设计布局。图案匹配模块101可通过对照预特征化的难以制造图案比较布局内的图案而侦测布局内的难以制造图案。预特征化的难以制造图案可储存在图案库111内并且予以预定以及分类。
上下文模块103可确定布局内难以制造图案的上下文。难以制造图案的上下文可用于说明(account for)布局内位于难以制造图案附近并且可影响难以制造图案校正的特征。例如，可考虑难以制造图案的上下文用于确定难以制造图案的上下文是否修复(cure)难以制造图案相关的原始违规(violation)而不会带来其它违规。
图案校正模块105通过从布局删除如出自图案匹配模块101所确定的难以制造图案并且插入校正图案而校正预定难以制造图案。可如互相关于用于确定布局内所出难以制造图案的预特征化的难以制造图案从图案库111撷取校正图案。图案校正模块105可进一步说明接收自上下文模块103的上下文用于针对难以制造图案确定要插入的校正图案。
一旦将校正图案插入经绘制的半导体设计布局，图案确认模块107可通过确定与难以制造图案相关的原始违规经过校正并且由于校正而未产生新制造缺陷(manufacturing fault)而确认校正。如底下所详述，图案确认模块107可进行设计规则检查及/或边界检查(boundary checks)以确保原始违规经过校正而未引入任何新的可制造性检查违规。图案确认模块107可也确定校正图案而与预特征化相关联，下文有详细说明。
图2为根据示例性具体实施例的自动化基于图案设计布局校正用程序的流程图。对于图2的程序，布局校正平台100实施程序并且实现在例如包括有如图14所示的处理器和存储器的芯片组中。
在步骤201中，布局校正平台100扫描经绘制的半导体设计布局而基于与预特征化的难以制造图案的匹配以确定经绘制的半导体设计布局内的难以制造图案。布局校正平台100可从用在设计布局的一或多个应用程序、或从储存布局的一或多个数据库接收布局。布局校正平台100可使用一或多个图案匹配引擎(例如，在图案匹配模块101内)以扫描并且确定布局内的难以制造图案。布局内的图案可通过多边形或影像数据予以表示并且从而不需要基于一或多条规则予以编码。难以制造图案以预特征化的难以制造图案通过匹配布局内的图案而予以确定。预特征化的难以制造图案可储存在图案库111内。预特征化的难以制造图案可代表线端延伸热点、主动区折叠热点(activearea-tuck hotspots)、切割掩模产生热点(cut-mask generation hotspots)、微影热点、双重图案技术问题、光学近接校正优化、以及诸如此类。
于步骤203，布局校正平台203基于校正图案与预特征化的难以制造图案之间的预定相关性而确定校正图案。预特征化的难以制造图案可储存在与校正图案关联的图案库111内。校正图案是对预特征化的难以制造图案的已知修正。校正图案可手动产生或自动产生，并且随各自预定的难以制造图案而储存在图案库111中，关于图4有更多说明。
于步骤205，布局校正平台110在经绘制的半导体设计布局内以校正图案取代难以制造图案。所应用的校正图案校正经绘制的半导体设计布局内的违规而未产生任何新的违规或制造缺陷。例如，布局校正平台100可为上下文感知以致校正图案未变更提取区(extractionarea)外部的布局以确保校正图案的引进未带来任何新的违规。
因此，布局校正平台100通过将校正图案应用于布局而提供基于图案并且确保布局校正应用于设定提取半径(set extraction radius)内的难以制造图案以免对设计造成任何意外变更的自动化半导体设计布局校正方法。布局校正平台100通过使用图案侦测方法不受编码错误或意外布局修改所影响，从而相较于先前难以制造布局修复方法得以降低设计周期时间并且改进半导体设计布局的良率。自动化基于图案方法也确保校正图案的一致性实现，其可比可能因不同人类操作者或设计者以及额外验证负担而变的手动、手绘修复更加一致。
图3为根据示例性具体实施例的上下文感知自动化基于图案半导体设计布局校正用程序的流程图。对于图3的程序，布局校正平台100进行程序并且实现在例如包括有如图14所示的处理器和存储器的芯片组中。
在步骤301中，布局校正平台100确定半导体设计布局内难以制造图案的上下文。布局校正平台100通过确定难以制造图案的邻近特征而确定难以制造图案的上下文。通过将难以制造图案与邻近特征一起提取，布局校正平台100可校正难以制造图案而不会带来可能由与邻近特征互动的校正图案所造成的新制造缺陷。为了确定什么特征被视为难以制造图案的邻近特征，布局校正平台100可决定提取半径。提取半径可说明远离布局校正平台100在确定校正图案时所考虑的难以制造图案的距离。提取半径对于与难以制造图案相关联的不同制造效应可改变。例如，对于微影热点，提取半径可为光学半径。对于双重图案化分解算法相关的逃逸，提取半径可为特征尺寸的四倍。
在步骤303中，布局校正平台100基于所确定的上下文而确定校正图案。通过基于所确定的上下文而确定校正图案，布局校正平台100可说明邻近特征以防止校正图案在与邻近特征互动时带来制造缺陷。校正图案可储存在与预定的难以制造图案互相关的图案库111内。基于提取半径内的邻近特征，邻近特征与难以制造图案的结合用于确定校正图案。
图4为根据示例性具体实施例用于确定候选校正图案与各自候选难以制造图案之间的相关性。对于图4的程序，布局校正平台100进行程序并且实现在例如包括有如图14所示的处理器和存储器的芯片组内。
于步骤401，布局校正平台100基于修复各自候选难以制造图案的候选校正图案而确定预定相关性。预定相关性可基于如人类设计者确定修复候选难以制造图案的候选校正图案等人力、或透过如人类程序化脚本等半自动化手段。许多半导体设计布局可针对布局违规的位置予以检查。布局违规相关的图案可被提取成候选难以制造图案，并且可对其确定候选校正图案。
可接着分析候选校正图案以确定候选校正图案是否校正布局违规。每一个候选校正图案经分析以确定候选校正图案未产生新的布局违规，如位于提取半径边界的设计规则检查缺陷。此分析可使用设计规则检查以考虑(1)已解决原始违规，(2)未因校正图案而产生新违规，以及(3)边界检查以确保内含难以制造图案的原始布局与内含校正图案的新布局的边界是相同的。此步骤可在离线程序中进行以建立图案库111。
于步骤403，布局校正平台100储存与各自候选难以制造图案互相关的候选校正图案。如上所述，与各自候选难以制造图案互相关的候选校正图案可被储存在图案库111内。候选校正图案也可与各自候选难以制造图案的邻近特征互相关而被储存以说明邻近特征。
图5至图11为描述难以制造图案与相关校正图案的各种实施例。图5描述垂直互连存取(VIA)503接近线件505端部时作为线端延伸图案化热点501的难以制造图案。布局校正平台100基于上下文感知图案侦测及相关预定的难以制造图案可侦测线端延伸图案化热点501作为难以制造图案。线端延伸图案化热点501由于用以形成VIA 503、线件505、以及垂直金属线513的微影和蚀刻所造成的图案化问题而可能难以制造。因此，布局校正平台100可根据三种方法509a至509c的其中一者来校正线端延伸图案化热点501。如方法509a所示，可沿着线件505朝右远移VIA 503以增加VIA 503上的线端延伸。如方法509b所示，可将锤头端511添加至VIA 503上的线件505左端。如方法509c所示，可将垂直金属线513移离VIA 503以至于可减轻微影和蚀刻所造成的图案化问题。
可为了对制造良率的敏感度而特征化图5所示的校正。具有最佳制造特征的修复可保存并且储存在图案库111里以供自动化基于图案布局修复方法中的一致性实现和未来重复使用。因此，虽然图5中描述三种修复，但其一可经选择并且储存为用于线端延伸图案化热点501的校正图案。或者，三种方法509a至509c内的三种校正图案全都可储存在图案库111内并且基于所决定的提取半径内的难以制造图案的邻近特征而可彼此区分作为不同的校正图案。例如，虽然方法509c可普遍视为对制造良率敏感度最有效，但半导体设计布局内的邻近特征仍可阻止使用方法509c作为校正图案。反而，可使用出自方法509a或509b的校正图案。
图6为描述主动区折叠热点601a和601b为可通过布局校正平台100侦测并且校正的另一种难以制造图案。主动区折叠热点601a和601b可基于延伸越过栅极605但未至虚拟多晶区(poly areas)607a和607b的主动区603a的边缘而产生。如图所示，布局校正平台100可通过以包括有延伸至虚拟多晶区607a和607b的主动区603b的校正图案取代难以制造图案而校正难以制造图案，藉以消除主动区折叠热点601a和601b。
图7为描述切割掩模产生热点701为可通过布局校正平台100予以侦测并且校正的另一种难以制造图案。切割掩模产生热点701可基于出现在切割掩模层703a边缘的割阶(jog)以及所形成的不同尺寸的多晶线端705a和705b而产生。如图所示，布局校正平台100可侦测切割掩模产生热点701为难以制造图案并且以校正图案予以取代。如图所示，校正图案可包括切割掩模层703b而在边缘中无割阶并且具有等长的多晶线端705b和705c，藉以移除切割掩模产生热点701。
图8为描述可被侦测作为难以制造图案的另一种微影热点801。微影热点801易受微影聚焦问题影响，其由于和特征807与U形特征803之间的近接相关联而于U形特征803的中心产成夹点(pinch)。布局校正平台100可侦测内含微影热点801的图案并且以特征807与U形特征803之间间距增加的校正图案予以取代，如藉助于修改特征807使成为特征809，在特征809底部尖端与U形特征805基部之间有较大的间距，藉以缓解微影热点801。
图9为描述关于双重图案技术(DPT)可侦测为难以制造图案的另一种微影热点901。微影热点901可为将两图案903a与903b接结在一起所产生的接结点(stitch point)。布局校正平台100可用包括有两图案903a与903b的接结点907向左平移的校正图案905而取代难以制造图案。
图10为描述也可予以特征化为难以分解图案的难以制造图案1001。单一掩模1003可产生热点1005。布局校正平台100可侦测难以制造图案1001并且以可分开处理以防止产生热点1005的两个掩模1007a与1007b取代图案1001。两掩模1007a与1007b可为手动分解式修复，其可接着保存在图案库111内并且用于寻找逃逸自动化分解算法的布局图案。
布局校正平台100也可进行光学近接校正(OPC)优化。OPC是可为计算密集性的迭代程序。图案侦测及取代具有基于规则OPC的执行时间效益和基于模型OPC的精确性。基于模型产生的OPC解决方案可被储存为校正图案以供后续及一致性取代。图11为描述具有OPC解决方案1103的难以制造图案1101。OPC解决方案1103可储存在图案库111内以供后续取代难以制造图案1101而非必须在未来于同等难以制造图案1101上进行OPC。
图12为根据示例性具体实施例描述难以制造图案的上下文感知校正。图案1201可代表在经绘制的半导体设计布局内所侦测的难以制造图案。未考虑难以制造图案1201的上下文，区域1203可被确定为要在布局内取代以校正难以制造图案1201的区域。然而，如图所示，布局对难以制造图案1201包括邻近特征1205。取代难以制造图案1201时说明这些邻近特征1205失效可能造成额外的制造缺陷，如微影违规。因此，布局校正平台100可确定提取半径以说明邻近特征1205，如区域1207所示。如图所示，布局的划圈部分1209在区域1203与1207两者内。因此，说明划圈部分1209失效可能造成否定(negate)任何校正的新违规。因此，在确定图案库111内的校正图案以校正难以制造图案1201时，布局校正平台100将基于确定自提取半径的区域1207而考虑难以制造图案1201的上下文。
图13为根据示例性具体实施例描述与确认难以制造图案校正相关的检查。具体地说，图13描述包括有与掩模图案1305相关的设计规则违规1303的难以制造图案1301。为了校正难以制造图案1301，可产生候选校正图案1307。候选校正图案1307可将难以制造图案1301的掩模图案1305分成如图标可重叠的第一掩模图案1309和第二掩模图1311。虽然候选校正图案1307可基于将掩模图案1305分开成两个图案而校正设计规则违规1303，但候选校正图案1307仍未满足边界错误检查，因为第二掩模图案1311延伸超出边界错误检查的已定边界(determined boundary)1313。因此，校正图案1307对于难以制造图案1301的边界错误检查失败并且因而未储存在图案库111内作为用于难以制造图案1301的校正图案。
本文所述的程序可经由软件、硬件、韧体、或其组合予以实现。图14概述示例性硬件(例如，计算硬件)。如图所示，计算机系统1400包括至少一个处理器1401、至少一个存储器1403、以及至少一个储存体1405。计算机系统1400可被耦接至显示器1407以及一或多个输入装置1409，如键盘和指向装置。显示器1407可用于提供一或多个GUI接口。输入装置1409可由计算机系统1400的使用者用于与例如GUI接口互动。储存体1405可储存应用程序1411、布局数据(或信息)1413、设计加上规则1415、以及至少一个形状数据库(或知识库(repository))1417。应用程序1411可包括通过处理器1401执行时使计算机系统1400进行如本文所述一或多道程序的一或多道程序的指令(或计算机程序码)。在示例性具体实施例中，应用程序1411可包括一或多种可制造性分析及/或良率增强工具。
本揭露的具体实施例达成许多技术功效，包括辨别难以制造图案并且以校正图案予以取代的自动化基于上下文感知图案的布局校正方法。本揭露的具体实施例在各种工业应用中享有效益，例如，微处理器、智能型手机、行动电话、蜂巢式手机、机上盒、DVD录像机与播放器、车辆导航、打印机与外围装置、网络与电信设备、游戏系统、以及数字照相机。本揭露因而在所有各类高度整合的半导体装置中享有产业利用性。
在前述说明中，本揭露引用其明确示例性具体实施例予以说明。然而，明显的是，可对其实施各种修改和变化而不脱离本揭露较广的精神与范畴，如权利要求书中所提出者。因此，说明书与图式要视为描述性而非限制性。得以理解的是，如本文所述，本揭露可使用各种其它组合与具体实施例并且可在本发明概念的范畴内作任何变化或修改。
Claims (16)
1.一种产生半导体设计布局的方法，包含：
扫描经绘制的半导体设计布局以基于与预特征化的难以制造图案的匹配而确定该经绘制的半导体设计布局内的难以制造图案；
确定提取半径用于确定该难以制造图案的邻近特征，该提取半径是基于制造效应的影响的半径；
基于该难以制造图案的该邻近特征而确定该经绘制的半导体设计布局内该难以制造图案的上下文；
通过处理器，基于校正图案与该预特征化的难以制造图案之间的预定相关性以及基于通过说明所述邻近特征的该上下文，而确定该校正图案；以及
在该经绘制的半导体设计布局内以该校正图案取代该难以制造图案。
2.根据权利要求1所述的方法，其中，对于微影热点，该提取半径为微影光学半径，以及对于双重图案化分解算法相关的逃逸，该提取半径为特征尺寸的四倍。
3.根据权利要求1所述的方法，其中，该难以制造图案包含多边形数据或影像数据。
4.根据权利要求1所述的方法，进一步包含：
基于修复各自候选难以制造图案的候选校正图案确定该预定相关性；以及
将所述候选校正图案以及所述各自候选难以制造图案储存为互相关的校正图案和预特征化的难以制造图案。
5.根据权利要求4所述的方法，进一步包含基于校正该候选难以制造图案的原始违规及确定该候选校正图案未产生设计规则检查缺陷与制造缺陷而确定候选校正图案是否修复候选难以制造图案。
6.根据权利要求5所述的方法，其中，所述设计规则检查缺陷为位于提取半径边界的设计规则检查缺陷，该提取半径是基于制造效应的影响的半径。
7.根据权利要求1所述的方法，其中，该难以制造图案进一步包含包括有线端延伸热点、主动区折叠热点、切割掩模产生热点、微影热点、双重图案技术问题、以及光学近接校正优化的至少其中之一。
8.一种产生半导体设计布局的设备，包含：
至少一个处理器；以及
至少一个存储器，其包括：
扫描模块，用于扫描经绘制的半导体设计布局以基于与预特征化的难以制造图案的匹配而确定该经绘制的半导体设计布局内的难以制造图案；
第一确定模块，用于确定提取半径，其用于确定该难以制造图案的邻近特征，该提取半径是基于制造效应的影响的半径；
第二确定模块，用于基于该难以制造图案的该邻近特征而确定该经绘制的半导体设计布局内该难以制造图案的上下文；
第三确定模块，用于基于校正图案与该预特征化的难以制造图案之间的预定相关性以及基于通过说明所述邻近特征的该上下文，而确定该校正图案；及
取代模块，用于在经绘制的半导体设计布局内以该校正图案取代该难以制造图案。
9.根据权利要求8所述的设备，其中，对于微影热点，该提取半径为微影光学半径，以及对于双重图案化分解算法相关的逃逸，该提取半径为特征尺寸的四倍。
10.根据权利要求8所述的设备，其中，该难以制造图案包含多边形数据或影像数据。
11.根据权利要求8所述的设备，其中，该设备进一步至少部分进行：
基于修复各自候选难以制造图案的候选校正图案确定该预定相关性；以及
将所述候选校正图案以及所述各自候选难以制造图案储存为互相关的校正图案和预特征化的难以制造图案。
12.根据权利要求11所述的设备，其中，该设备进一步至少部分进行基于校正候选难以制造图案的原始违规及确定候选校正图案未产生制造缺陷与设计规则检查缺陷而确定该候选校正图案是否修复该候选难以制造图案。
13.根据权利要求12所述的设备，其中，所述设计规则检查缺陷是位于提取半径边界的设计规则检查缺陷，该提取半径是基于该难以制造图案所代表的制造效应。
14.根据权利要求8所述的设备，其中，该难以制造图案包括线端延伸热点、主动区折叠热点、切割掩模产生热点、微影热点、双重图案技术问题、以及光学近接校正优化的至少其中之一。
15.一种产生半导体设计布局的方法，包含：
扫描经绘制的半导体设计布局，以确定该经绘制的半导体设计布局内的难以制造图案；
通过处理器，确定该难以制造图案与预特征化的难以制造图案之间的匹配；
确定提取半径用于确定该难以制造图案的邻近特征，该提取半径是基于制造效应的影响的半径；
基于该难以制造图案的该邻近特征而确定该经绘制的半导体设计布局内该难以制造图案的上下文；
基于该提取半径和该难以制造图案删除该经绘制的半导体设计布局的一部分；以及
基于该预特征化的难以制造图案而以校正部分取代该删除部分。
16.根据权利要求15所述的方法，进一步包含：
在该删除部分内以校正图案取代该难以制造图案；
在该删除部分内于该校正图案上进行检查，以确保与该难以制造图案相关的违规经过校正；以及
在该删除部分内于该校正图案上进行另一检查，以确保未产生新的设计规则违规及制造缺陷。
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