CN103944557A - 一种驱动控制电路 - Google Patents

Abstract

本发明公开的驱动控制电路，通过自适应控制单元根据第一延迟单元及第二延迟单元输出的控制信号生成并输出所述电流控制信号，控制所述第一延迟单元及第二延迟单元输出的控制信号的延迟时间均为第一预设时间；然后由驱动单元根据所述第一延迟单元输出的所述N个延迟时间均为所述第一预设时间的控制信号生成并输出上升下降时间为第二预设时间的驱动信号；使得所述驱动控制电路能够在不同的环境下，根据所述电流控制信号得到上升下降时间为理想的第二预设时间的驱动信号，解决了现有技术中驱动信号的上升下降时间在不同环境下存在较大偏差的问题。

Description

一种驱动控制电路

技术领域

本发明涉及电力电子技术领域，尤其涉及一种驱动控制电路。

背景技术

输出驱动信号OUT的传统延迟电路主要为RC结构，如图1所示，其输出的驱动信号OUT的上升下降时间t，与其电阻R、电容C、电源电压V及电流源输出的电流I之间的关系为：t=R×C=V÷I×C；也就是说，在其接收的电源电压V一定的情况下，其输出信号OUT的上升下降时间t，取决于电容C及电容C的充放电电流I的大小；当电容C越小，充电放电电流I越大，上升下降时间t就越小；当电容C越大，充电放电电流I越小，上升下降时间t就越大。

但由于电容C的PVT（Process Variation、Voltage Variation、TemperatureVariation，工艺制作参数、电源电压、环境温度变量）性能较差，尤其是充电放电电流I在不同环境下差异较大，导致其输出的驱动信号OUT的上升下降时间t偏差较大。

发明内容

有鉴于此，本发明提供了一种驱动控制电路，以解决现有技术中驱动信号的上升下降时间在不同环境下存在较大偏差的问题。

一种驱动控制电路，包括：

第一延迟单元，用于接收输入信号及电流控制信号，并根据所述输入信号及电流控制信号生成并输出N个延迟时间均为第一预设时间的控制信号；其中，N为大于等于2的正整数；

输入端与所述第一延迟单元的输入端相连的非门；

输入端与所述非门的输出端相连的第二延迟单元，用于接收与所述输入信号反相的信号及所述电流控制信号，并根据所述与输入信号反相的信号及电流控制信号生成并输出另外N个延迟时间均为所述第一预设时间的控制信号；

输入端分别与所述第一延迟单元及第二延迟单元的输出端相连的自适应控制单元，所述自适应控制单元的输出端分别与所述第一延迟单元及第二延迟单元的控制端相连，用于根据所述第一延迟单元及第二延迟单元输出的控制信号生成并输出所述电流控制信号；

与电源相连，且N个输入端分别与所述第一延迟单元的N个输出端一一对应相连的驱动单元，用于根据所述N个延迟时间均为所述第一预设时间的控制信号生成并输出上升下降时间为第二预设时间的驱动信号。

优选的，所述第一延迟单元包括N个串联连接的延迟电路；第一个所述延迟电路的输入端为所述第一延迟单元的输入端，N个所述延迟电路的输出端分别为所述第一延迟单元的N个输出端，N个所述延迟电路的控制端分别为所述第一延迟单元的控制端；

其中，第一个所述延迟电路的输入端接收所述输入信号，控制端接收所述电流控制信号，并根据所述输入信号及电流控制信号生成并输出一个比所述输入信号延迟一个第一预设时间的控制信号；其余N-1个所述延迟电路的输入端分别接收前一个延迟电路所输出的控制信号，控制端接收所述电流控制信号，并根据所述电流控制信号及所述前一个延迟电路所输出的控制信号，生成并输出一个比所述前一个延迟电路所输出的控制信号延迟一个第一预设时间的控制信号；

所述第二延迟单元包括N个串联连接的延迟电路；第一个所述延迟电路的输入端为所述第二延迟单元的输入端，N个所述延迟电路的输出端分别为所述第二延迟单元的N个输出端，N个所述延迟电路的控制端分别为所述第二延迟单元的控制端；

其中，第一个所述延迟电路的输入端接收与所述输入信号反相的信号，控制端接收所述电流控制信号，并根据与所述输入信号反相的信号及电流控制信号生成并输出一个比与所述输入信号反相的信号延迟一个第一预设时间的控制信号；其余N-1个所述延迟电路的输入端分别接收前一个延迟电路所输出的控制信号，控制端接收所述电流控制信号，并根据所述电流控制信号及所述前一个延迟电路所输出的控制信号，生成并输出一个比所述前一个延迟电路所输出的控制信号延迟一个第一预设时间的控制信号。

优选的，所述延迟电路包括：两个串联连接的反相器，所述反相器为带可控电流源的CMOS反相器，所述反相器中的可控电流源的控制端为所述延迟电路的控制端，所述可控电流源用于接收所述电流控制信号，并输出相应大小的电流，使所述延迟电路生成并输出一个比其输入端接收的信号延迟一个第一预设时间的控制信号。

优选的，所述自适应控制单元包括：

输入端分别与所述第二延迟单元的输出端相连的第一或非门；

输入端分别与所述第一延迟单元及第二延迟单元的输出端相连的第二或非门；

输入端分别与所述第一或非门输出端及第二或非门输出端相连的电荷泵；

输入端与所述电荷泵的输出端相连的电压电流转换器；所述电压电流转换器的输出端分别与所述第一延迟单元及第二延迟单元的控制端相连，用于输出所述电流控制信号。

优选的，所述第一或非门的输入端分别与所述第二延迟单元中的第一个延迟电路的输出端及第N个延迟电路的输出端相连；

所述第二或非门的输入端分别与所述第二延迟单元中的第一个延迟电路的输出端及所述第一延迟单元中的第n+1个延迟电路的输出端相连；其中，n为小于N的正整数。

优选的，所述第一预设时间Td与n的取值关系为：

$\mathrm{Td}=\frac{\mathrm{Tp}}{2\×(N-1+n)}$

其中，Tp为所述输入信号的周期。

优选的，所述驱动单元包括：

一端与所述电源相连的电阻；

漏极均与所述电阻的另一端相连的N个NMOS晶体管；所述N个NMOS晶体管的栅极分别为所述驱动单元的N个输入端；

分别与所述N个NMOS晶体管的源极一一对应相连的N个电流源；所述电流源的另一端接地。

优选的，所述第二预设时间T与第一预设时间Td的取值关系为：

T=(N-1)Td×80%。

优选的，所述第二预设时间T与第一预设时间Td的取值关系为：

T=(N-1)Td×60%。

优选的，N为8。

从上述的技术方案可以看出，本发明公开的驱动控制电路，通过第一延迟单元根据输入信号及电流控制信号生成并输出N个控制信号；并通过第二延迟单元根据与所述输入信号反相的信号及电流控制信号生成并输出另外N个控制信号；再通过自适应控制单元根据所述第一延迟单元及第二延迟单元输出的控制信号生成并输出所述电流控制信号，控制所述第一延迟单元及第二延迟单元输出的控制信号的延迟时间均为第一预设时间；然后由驱动单元根据所述第一延迟单元输出的所述N个延迟时间均为所述第一预设时间的控制信号生成并输出上升下降时间为第二预设时间的驱动信号；使得所述驱动控制电路能够在不同的环境下，根据所述电流控制信号得到上升下降时间为理想的第二预设时间的驱动信号，解决了现有技术中驱动信号的上升下降时间在不同环境下存在较大偏差的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术公开的传统延迟电路示意图；

图2为本发明实施例公开的驱动控制电路示意图；

图3为本发明另一实施例公开的驱动控制电路示意图；

图4为本发明另一实施例公开的延迟电路示意图；

图5为本发明另一实施例公开的驱动控制电路示意图；

图6为本发明另一实施例公开的信号时序图；

图7为本发明另一实施例公开的电压控制信号vctrl的收敛仿真结果图；

图8为本发明另一实施例公开的延迟时间仿真结果图；

图9为本发明另一实施例公开的驱动控制电路示意图；

图10为本发明另一实施例公开的另一信号时序图；

图11为本发明另一实施例公开的另一信号时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供了一种驱动控制电路，以解决现有技术中驱动信号的上升下降时间在不同环境下存在较大偏差的问题。

具体的，如图2所示，所述驱动控制电路包括：

第一延迟单元101；

输入端与第一延迟单元的输入端相连的非门；

输入端与所述非门的输出端相连的第二延迟单元102；

输入端分别与第一延迟单元101及第二延迟单元102的输出端相连的自适应控制单元103，自适应控制单元103的输出端分别与第一延迟单元101及第二延迟单元102的控制端相连；

与电源相连，且N个输入端分别与第一延迟单元101的N个输出端一一对应相连的驱动单元104。

具体的工作原理为：

第一延迟单元101接收输入信号din及电流控制信号ictrl，并根据输入信号din及电流控制信号ictrl生成并输出N个延迟时间均为第一预设时间的控制信号；其中，N为大于等于2的正整数。

第二延迟单元102接收与输入信号din反相的信号及电流控制信号ictrl，并根据所述与输入信号din反相的信号及电流控制信号ictrl生成并输出另外N个延迟时间均为所述第一预设时间的控制信号。

自适应控制单元103根据第一延迟单元101及第二延迟单元102输出的控制信号生成并输出电流控制信号ictrl。

驱动单元104根据第一延迟单元101输出的所述N个延迟时间均为所述第一预设时间的控制信号生成并输出上升下降时间为第二预设时间的驱动信号dout。

本实施例公开的驱动控制电路，即使所述驱动控制电路在不同的环境下工作，所述驱动控制电路也能够根据电流控制信号ictrl得到上升下降时间为理想的第二预设时间的驱动信号dout，解决了现有技术中驱动信号的上升下降时间在不同环境下存在较大偏差的问题。

优选的，如图3所示，第一延迟单元101包括N个串联连接的延迟电路201；第一个延迟电路201的输入端为第一延迟单元101的输入端，N个延迟电路201的输出端分别为第一延迟单元101的N个输出端，N个延迟电路201的控制端分别为第一延迟单元101的控制端；

第二延迟单元102包括N个串联连接的延迟电路201；第一个延迟电路201的输入端为第二延迟单元102的输入端，N个延迟电路201的输出端分别为第二延迟单元102的N个输出端，N个延迟电路201的控制端分别为第二延迟单元102的控制端。

具体的工作原理为：

在第一延迟单元101中，第一个延迟电路201的输入端接收输入信号din，控制端接收电流控制信号ictrl，并根据输入信号din及电流控制信号ictrl生成并输出一个比输入信号din延迟一个第一预设时间的控制信号；其余N-1个延迟电路201的输入端分别接收前一个延迟电路201所输出的控制信号，控制端接收电流控制信号ictrl，并根据电流控制信号ictrl及所述前一个延迟电路所输出的控制信号，生成并输出一个比所述前一个延迟电路所输出的控制信号延迟一个第一预设时间的控制信号；由此，第一延迟单元101所输出的第一个控制信号比输入信号din延迟一个第一预设时间，第二个控制信号比所述第一个控制信号延迟一个第一预设时间，以此类推，第一延迟单元101所输出的N个控制信号中，后一个控制信号均比前一个控制信号延迟一个第一预设时间。

在第二延迟单元102中，第一个延迟电路201的输入端接收与输入信号din反相的信号，控制端接收电流控制信号ictrl，并根据与输入信号din反相的信号及电流控制信号ictrl生成并输出一个比与输入信号din反相的信号延迟一个第一预设时间的控制信号；其余N-1个延迟电路201的输入端分别接收前一个延迟电路所输出的控制信号，控制端接收电流控制信号ictrl，并根据电流控制信号ictrl及所述前一个延迟电路所输出的控制信号，生成并输出一个比所述前一个延迟电路所输出的控制信号延迟一个第一预设时间的控制信号；由此，第二延迟单元102所输出的第一个控制信号比与输入信号din反相的信号延迟一个第一预设时间，第二个控制信号比所述第一个控制信号延迟一个第一预设时间，以此类推，第二延迟单元102所输出的N个控制信号中，后一个控制信号均比前一个控制信号延迟一个第一预设时间。

优选的，如图4所示，延迟电路201包括：两个串联连接的反相器，所述反相器为带可控电流源的CMOS反相器。

延迟电路201的输入端接收的信号经过所述两个串联连接的反相器后，得到与所述输入端接收的信号同相、且延迟的控制信号；所述反相器采用带可控电流源的CMOS反相器，所述反相器中的可控电流源的控制端为延迟电路201的控制端，接收电流控制信号ictrl后输出相应大小的电流，以使延迟电路201在不同的环境下，能够根据电流控制信号ictrl得到理想的充电放电电流，避免了由于延迟电路201内充电放电电流在不同环境下差异较大，而导致的延迟时间偏差较大的问题，进而使延迟电路201实现理想的延迟时间。

优选的，如图5所示，自适应控制单元103包括：

输入端分别与第二延迟单元102的输出端相连的第一或非门301；

输入端分别与第一延迟单元101及第二延迟单元102的输出端相连的第二或非门302；

输入端分别与第一或非门301输出端及第二或非门302输出端相连的电荷泵303；

输入端与电荷泵303的输出端相连的电压电流转换器304；电压电流转换器304的输出端分别与第一延迟单元101及第二延迟单元102的控制端相连。

具体的工作原理为：

第一或非门301的输入端分别与第二延迟单元102相连，接收第二延迟单元102内的两个信号，然后输出下降信号dw；第二或非门302的输入端分别与第一延迟单元101及第二延迟单元102相连，接收两个单元内的两个信号，然后输出上升信号up；当电荷泵303接收到的下降信号dw与上升信号up均为高电平，且两者保持高电平的时长相等时，电荷泵303将输出稳定的电压控制信号vctrl，再由电压电流转换器304将稳定的电压控制信号vctrl转换为稳定的电流控制信号ictrl，并输出至第一延迟单元101及第二延迟单元102的控制端，控制第一延迟单元101及第二延迟单元102内的每个延迟电路201均能够得到理想的充电放电电流，使延迟电路201实现理想的延迟时间。

优选的，第一或非门301的输入端分别与第二延迟单元102中的第一个延迟电路201的输出端及第N个延迟电路201的输出端相连。

第二或非门302的输入端分别与第二延迟单元102中的第一个延迟电路201的输出端及第一延迟单元101中的第n+1个延迟电路201的输出端相连；其中，n为小于等于N的正整数。

具体的工作原理为：

延迟电路201的延迟时间，即第一预设时间Td是一个延迟电路201的理想时间，第一延迟单元101及第二延迟单元102中均有N个延迟电路201，则第一延迟单元101及第二延迟单元102的总延迟时间均为N×Td；

如图6所示，第二延迟单元102中第一个延迟电路201的输出端的输出信号ckn<0>比输入端接收的与输入信号din反相的信号延迟一个第一预设时间Td，第二延迟单元102中第N个延迟电路201的输出端的输出信号ckn<N-1>比所述与输入信号din反相的信号延迟N个第一预设时间Td，则从ckn<0>的下降沿出现开始，至ckn<N-1>的下降沿出现为止，历时（N-1）×Td，期间，第一或非门301输出的下降信号dw将为低电平；而从ckn<N-1>的下降沿出现开始，至ckn<0>的上升沿出现为止，历时Tp÷2-（N-1）×Td，其中，Tp为输入信号din的周期，期间，第一或非门301输出的下降信号dw将为高电平。

第二延迟单元102中的第一个延迟电路201的输出端的输出信号ckn<0>比所述与输入信号din反相的信号延迟一个第一预设时间Td，第一延迟单元101中的第n+1个延迟电路201的输出端的输出信号d<n>比输入信号din延迟n+1个第一预设时间Td，则从d<0>的下降沿出现开始，至d<n>的上升沿出现为止，历时n×Td，期间，第二或非门302输出的上升信号up将为高电平；而从d<n>的上升沿出现开始，至d<0>的上升沿出现为止，历时Tp÷2-n×Td，期间，第二或非门302输出的上升信号up将为低电平。

当电荷泵303接收到的下降信号dw与上升信号up均为高电平，且两者保持高电平的时长相等时，电荷泵303才会输出稳定的电压控制信号vctrl；也即当Tp÷2-（N-1）×Td=n×Td时，电荷泵303才会输出稳定的电压控制信号vctrl，电压电流转换器304才能将将稳定的电压控制信号vctrl转换为稳定的电流控制信号ictrl，自适应控制单元103才能实现对于每个延迟电路201的延迟时间的控制。

由上述分析可得到，延迟电路201的延迟时间，即第一预设时间Td与n的取值关系为：

$\mathrm{Td}=\frac{\mathrm{Tp}}{2\&times;(N-1+n)}---\left(1\right)$

优选的，N为8。

在实际的应用环境中，N的数值并不一定限定为8，但一定为一个确切的数值，可以根据具体的实际情况而定；第一预设时间Td，也即每个延迟电路201想要实现的理想的延迟时间，也为一个确定的数值；输入信号din为自选信号，其周期Tp也为一定值；根据上述公式，即可得到第二或非门302的输入端应与第一延迟单元101中的第几个延迟电路201的输出端相连，从而实现对于每个延迟电路201的延迟时间的控制。

图7所示为当N=8、Tp=16ns、n=4时，电压控制信号vctrl的收敛仿真结果；此时延迟时间的理论计算值Td=727ps，图8所示为延迟时间的仿真结果Td=750ps±5%。

优选的，如图9所示，驱动单元104包括：

一端与所述电源相连的电阻R；

漏极均与电阻R的另一端相连的N个NMOS晶体管；所述N个NMOS晶体管的栅极分别为驱动单元104的N个输入端；

分别与所述N个NMOS晶体管的源极一一对应相连的N个电流源；所述电流源的另一端接地。

值得说明的是，所述N个电流源各自输出的电流值均仅为现有技术中的1/N即可实现与现有技术的输出信号一样的电压幅值。

如图10所示，以N=8为例进行说明，第一延迟单元101输出的第一个控制信号d<0>比输入信号din延迟一个第一预设时间Td，第二个控制信号d<1>比第一个控制信号d<0>延迟一个第一预设时间Td，第三个控制信号d<2>比第二个控制信号d<1>延迟一个第一预设时间Td，第四个控制信号d<3>比第三个控制信号d<2>延迟一个第一预设时间Td，第五个控制信号d<4>比第四个控制信号d<3>延迟一个第一预设时间Td，第六个控制信号d<5>比第五个控制信号d<4>延迟一个第一预设时间Td，第七个控制信号d<6>比第六个控制信号d<5>延迟一个第一预设时间Td，第八个控制信号d<7>比第七个控制信号d<6>延迟一个第一预设时间Td；驱动单元104分别接收上述八个控制信号后，得到的驱动信号dout为如图10所示的阶梯状。

一般情况下，驱动信号dout的上升下降时间是指总延迟时间幅度的10%到90%，此时第二预设时间T与第一预设时间Td的取值关系为：

T=(N-1)Td×80%   （2）

而特殊情况下，驱动信号dout的上升下降时间为总延迟时间幅度的20%到80%，此时第二预设时间T与第一预设时间Td的取值关系为：

T=(N-1)Td×60%   （3）

值得说明的是，当N足够大时，驱动信号dout就可以得到一个斜波，如图11所示，其上升下降时间完全由每级延迟大小与延迟级数决定，也即由第一预设时间Td与N-1决定。

在具体的实践生产中，根据实际情况选取合适的N值及公式（2）与（3）中的一个，由理想的驱动信号dout的上升下降时间，即第二预设时间T，反推得到第一预设时间Td，也即每个延迟电路201想要实现的理想的延迟时间，然后根据公式（1），即可得到n的取值，也即第二或非门302的输入端具体应与第一延迟单元101中的第几个延迟电路201的输出端相连，从而实现对于每个延迟电路201的延迟时间的控制，进而使输出的驱动信号dout得到理想的上升下降时间。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种驱动控制电路，其特征在于，包括：

第一延迟单元，用于接收输入信号及电流控制信号，并根据所述输入信号及电流控制信号生成并输出N个延迟时间均为第一预设时间的控制信号；其中，N为大于等于2的正整数；

输入端与所述第一延迟单元的输入端相连的非门；

输入端与所述非门的输出端相连的第二延迟单元，用于接收与所述输入信号反相的信号及所述电流控制信号，并根据所述与输入信号反相的信号及电流控制信号生成并输出另外N个延迟时间均为所述第一预设时间的控制信号；

输入端分别与所述第一延迟单元及第二延迟单元的输出端相连的自适应控制单元，所述自适应控制单元的输出端分别与所述第一延迟单元及第二延迟单元的控制端相连，用于根据所述第一延迟单元及第二延迟单元输出的控制信号生成并输出所述电流控制信号；

与电源相连，且N个输入端分别与所述第一延迟单元的N个输出端一一对应相连的驱动单元，用于根据所述N个延迟时间均为所述第一预设时间的控制信号生成并输出上升下降时间为第二预设时间的驱动信号。

2.根据权利要求1所述的驱动控制电路，其特征在于，所述第一延迟单元包括N个串联连接的延迟电路；第一个所述延迟电路的输入端为所述第一延迟单元的输入端，N个所述延迟电路的输出端分别为所述第一延迟单元的N个输出端，N个所述延迟电路的控制端分别为所述第一延迟单元的控制端；

其中，第一个所述延迟电路的输入端接收所述输入信号，控制端接收所述电流控制信号，并根据所述输入信号及电流控制信号生成并输出一个比所述输入信号延迟一个第一预设时间的控制信号；其余N-1个所述延迟电路的输入端分别接收前一个延迟电路所输出的控制信号，控制端接收所述电流控制信号，并根据所述电流控制信号及所述前一个延迟电路所输出的控制信号，生成并输出一个比所述前一个延迟电路所输出的控制信号延迟一个第一预设时间的控制信号；

所述第二延迟单元包括N个串联连接的延迟电路；第一个所述延迟电路的输入端为所述第二延迟单元的输入端，N个所述延迟电路的输出端分别为所述第二延迟单元的N个输出端，N个所述延迟电路的控制端分别为所述第二延迟单元的控制端；

其中，第一个所述延迟电路的输入端接收与所述输入信号反相的信号，控制端接收所述电流控制信号，并根据与所述输入信号反相的信号及电流控制信号生成并输出一个比与所述输入信号反相的信号延迟一个第一预设时间的控制信号；其余N-1个所述延迟电路的输入端分别接收前一个延迟电路所输出的控制信号，控制端接收所述电流控制信号，并根据所述电流控制信号及所述前一个延迟电路所输出的控制信号，生成并输出一个比所述前一个延迟电路所输出的控制信号延迟一个第一预设时间的控制信号。

3.根据权利要求2所述的驱动控制电路，其特征在于，所述延迟电路包括：两个串联连接的反相器，所述反相器为带可控电流源的CMOS反相器，所述反相器中的可控电流源的控制端为所述延迟电路的控制端，所述可控电流源用于接收所述电流控制信号，并输出相应大小的电流，使所述延迟电路生成并输出一个比其输入端接收的信号延迟一个第一预设时间的控制信号。

4.根据权利要求2所述的驱动控制电路，其特征在于，所述自适应控制单元包括：

输入端分别与所述第二延迟单元的输出端相连的第一或非门；

输入端分别与所述第一延迟单元及第二延迟单元的输出端相连的第二或非门；

输入端分别与所述第一或非门输出端及第二或非门输出端相连的电荷泵；

输入端与所述电荷泵的输出端相连的电压电流转换器；所述电压电流转换器的输出端分别与所述第一延迟单元及第二延迟单元的控制端相连，用于输出所述电流控制信号。

5.根据权利要求4所述的驱动控制电路，其特征在于，所述第一或非门的输入端分别与所述第二延迟单元中的第一个延迟电路的输出端及第N个延迟电路的输出端相连；

所述第二或非门的输入端分别与所述第二延迟单元中的第一个延迟电路的输出端及所述第一延迟单元中的第n+1个延迟电路的输出端相连；其中，n为小于N的正整数。

6.根据权利要求5所述的驱动控制电路，其特征在于，所述第一预设时间Td与n的取值关系为：

$\mathrm{Td}=\frac{\mathrm{Tp}}{2\&times;(N-1+n)}$

其中，Tp为所述输入信号的周期。

7.根据权利要求2所述的驱动控制电路，其特征在于，所述驱动单元包括：

一端与所述电源相连的电阻；

漏极均与所述电阻的另一端相连的N个NMOS晶体管；所述N个NMOS晶体管的栅极分别为所述驱动单元的N个输入端；

分别与所述N个NMOS晶体管的源极一一对应相连的N个电流源；所述电流源的另一端接地。

8.根据权利要求7所述的驱动控制电路，其特征在于，所述第二预设时间T与第一预设时间Td的取值关系为：

T=(N-1)Td×80%。

9.根据权利要求7所述的驱动控制电路，其特征在于，所述第二预设时间T与第一预设时间Td的取值关系为：

T=(N-1)Td×60%。

10.根据权利要求1至9任一所述的驱动控制电路，其特征在于，N为8。