CN103916224B - Harq数据缓存装置及方法 - Google Patents
Harq数据缓存装置及方法 Download PDFInfo
- Publication number
- CN103916224B CN103916224B CN201310001327.6A CN201310001327A CN103916224B CN 103916224 B CN103916224 B CN 103916224B CN 201310001327 A CN201310001327 A CN 201310001327A CN 103916224 B CN103916224 B CN 103916224B
- Authority
- CN
- China
- Prior art keywords
- data
- ram
- module
- matching
- rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000003860 storage Methods 0.000 title abstract description 7
- 230000003139 buffering effect Effects 0.000 claims description 22
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 238000005111 flow chemistry technique Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0067—Rate matching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
- H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
- H04L1/1829—Arrangements specially adapted for the receiver end
- H04L1/1835—Buffer management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
本发明公开了一种HARQ数据缓存装置，收集模块收集解码后的数据并发送，解二次速率匹配模块接收收集模块发送的数据，并对接收到的数据经解二次速率匹配后，分时写入到HARQ缓存模块、或分时读取HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到HARQ缓存模块；HARQ缓存模块采用多个RAM，分时存储解二次速率匹配模块发送来的数据；解一次速率匹配模块分时读取HARQ缓存模块中存储的数据，并对所述数据进行解一次速率匹配。同时本发明还公开了一种HARQ数据缓存方法；本发明RAM均采用单口RAM，在保证HARQ数据流处理不中断的情况下，减少数据流处理延时、简化读写操作控制逻辑。
Description
技术领域
本发明涉及混合自动重传请求(HARQ，Hybrid Automatic Repeat Request)数据缓存技术，具体涉及一种HARQ数据缓存装置及方法。
背景技术
高速下行分组接入(HSDPA，High Speed Downlink Packet Access)是一种移动通信协议，该协议为时分同步码分多址TD-SCDMA(TimeDivision-Synchronous CodeDivision Multiple Access)下行链路提供分组数据业务，可使下行传输速率达到8～10兆比特每秒(Mbps，Million bits per second)。HSDPA系统主要采用的技术包括：自适应调制与编码AMC(AdaptiveModulation and Coding)、HARQ、多入多出MIMO(Multiple-InputMultiple-Output)、快速调度、快速小区选择等技术。
HARQ机制是前向纠错(FEC，Forward Error Correction)技术与自动请求重传(ARQ，Automatic Repeat Request)技术的结合。在下行链路中，用户终端在接收到基站发送来的数据后，会向基站报告数据解码正确或解码错误的情况；对于解码错误的数据，用户终端将存储解码错误的数据(历史数据)并通过HARQ机制请求基站重传数据，在接收到基站发送来的重传数据后，将历史数据和重传数据合并，并产生合并增益，通过合并增益来提高用户终端的纠错能力及解码正确率。
针对上述HARQ机制，在接收端的数据处理中需要采用HARQ存储单元，接收端的HARQ存储单元中的缓存模块需要对解码正确的数据进行存储；对解码不正确的数据，缓存模块需要先读取已存储的历史数据，将历史数据与接收到的重传数据进行合并之后再存储；所述存储，是将数据(解码正确的数据或合并之后的数据)写入缓存模块；数据写入到缓存模块之后，先读取已写入到缓存模块中的数据，再对读取出的数据进行去一次速率匹配。
从上述描述中可看出，需要写解码正确的数据及合并后的数据到缓存模块，也需要读取存储在缓存模块中的历史数据及合并后数据，也就是说需要对缓存模块进行写操作和读操作，上述方案中采用单口随机存储器(RAM，RandomAccess Memory)作为缓存模块，并设置RAM为48位位宽、每个数据为6比特位宽；那么在写入数据时，需要将8个并行来的数据经并串转换形成1个48比特位宽的数据之后才能写入单口RAM；读出数据时，需要将串联存储的8个数据进行串并转换后再输出到去一次速率匹配单元；显然，因只采用了一个单口RAM来控制数据的读操作与写操作，控制逻辑比较复杂；同时因数据需要进行并串、串并之间的转换，延长了HARQ存储单元的数据处理时间。
发明内容
有鉴于此，本发明的主要目的在于提供一种HARQ数据缓存装置及方法，能够简化现有技术中读写操作控制逻辑、在数据流不中断的前提下减少HARQ数据流处理延时。
为达到上述目的，本发明的技术方案是这样实现的：
本发明提供了一种HARQ数据缓存装置，所述装置包括：收集模块、解二次速率匹配模块、HARQ缓存模块及解一次速率匹配模块；其中，
所述收集模块，用于收集解码后的数据，并发送数据到所述解二次速率匹配模块；
所述解二次速率匹配模块，用于接收所述收集模块发送的数据，并对接收到的数据经解二次速率匹配后，分时写入到所述HARQ缓存模块、或分时读取所述HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到所述HARQ缓存模块；
所述HARQ缓存模块，用于分时采用多个RAM存储所述解二次速率匹配模块发送来的数据；
所述解一次速率匹配模块，用于分时读取所述HARQ缓存模块中存储的数据，并对所述数据进行解一次速率匹配。
上述方案中，所述解二次速率匹配模块用于：
对接收到的新数据经解二次速率匹配，将速率匹配后的新数据分时写入到所述HARQ缓存模块；
对接收到的重传数据经解二次速率匹配，分时读取所述HARQ缓存模块存储的历史数据，将历史数据与重传数据合并后形成合并后数据，分时将合并后数据写入到所述HARQ缓存模块。
上述方案中，所述HARQ缓存模块用于：
当所述解二次速率匹配模块写入新数据时，分时采用第一RAM和第二RAM存储新数据；
当所述解二次速率匹配模块写入合并后数据时，分时采用第一RAM和第二RAM存储合并后数据。
上述方案中，所述RAM均为单口RAM。
本发明还提供了一种HARQ数据缓存方法，该方法包括：
收集模块收集解码后数据并发送；
解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时写入HARQ缓存模块、或分时读取HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到HARQ缓存模块；
HARQ缓存模块分时采用多个RAM存储解二次速率匹配模块发送来的数据；
解一次速率匹配模块分时读取HARQ缓存模块中存储的数据并进行解一次速率匹配。
上述方案中，所述HARQ缓存模块包括两个RAM，所述解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时写入HARQ缓存模块包括：
所述解二次速率匹配模块接收由收集模块发送来的解码后的新数据，对新数据进行解二次速率匹配后，向HARQ缓存模块发送写使能信号，
在第N时钟周期里，解二次速率匹配模块将第一新数据写入到第一RAM的对应地址；
在第N+1时钟周期里，解二次速率匹配模块将第二新数据写入到第一RAM的对应地址；
在第N+2时钟周期里，解二次速率匹配模块将第三新数据写入到第二RAM的对应地址；
在第N+3时钟周期里，解二次速率匹配模块将第四新数据写入到第二RAM的对应地址；
直至解二次速率匹配模块将新数据分时写入到HARQ缓存模块中的第一RAM和第二RAM完毕；其中，N为正整数。
上述方案中，所述HARQ缓存模块包括两个RAM，所述解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时读取HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到HARQ缓存模块包括：
所述解二次速率匹配模块接收由收集模块发送来的解码后的重传数据，对重传数据进行解二次速率匹配后，向HARQ缓存模块发送读使能信号、写使能信号，
在第N时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第一历史数据，并合并第一历史数据与第一重传数据形成第一合并后数据；
在第N+1时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第二历史数据，并合并第二历史数据与第二重传数据形成第二合并后数据；
在第N+2时钟周期里，解二次速率匹配模块将第一合并后数据写入到第一RAM的对应地址，同时读取第二RAM相应地址中的第三历史数据，并合并第三历史数据与第三重传数据形成第三合并后数据；
在第N+3时钟周期里，解二次速率匹配模块将第二合并后数据写入到第一RAM的相应地址，同时读取第二RAM相应地址中的第四历史数据，合并第四历史数据与第四重传数据形成第四合并后数据；
在第N+4时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第五历史数据并合并第五历史数据与第五重传数据形成第五合并后数据，同时将第三合并后数据写入到第二RAM的相应地址；
第N+5时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第六历史数据并合并第六历史数据与第六重传数据形成第六合并后数据，同时将第四合并后数据写入到第二RAM的相应地址；
直至解二次速率匹配模块分时读取存储在第一RAM和第二RAM中历史数据，合并历史数据与重传数据形成合并后数据，将合并后数据分时写入到第一RAM和第二RAM完毕；其中，N为正整数。
上述方案中，所述HARQ缓存模块包括两个RAM，所述解一次速率匹配模块分时读取HARQ缓存模块中存储的数据包括：
在第N时钟周期里，解一次速率匹配模块将第一RAM相应地址中存储的第一数据读出；
在第N+1时钟周期里，解一次速率匹配模块将第一RAM相应地址中存储的第二数据读出；
在第N+2时钟周期里，解一次速率匹配模块将第二RAM相应地址中存储的第三数据读出；
在第N+3时钟周期里，解一次速率匹配模块将第二RAM相应地址中存储的第四数据读出；
直至解一次速率匹配模块分时读取第一RAM和第二RAM存储的数据完毕；其中，N为正整数。
上述方案中，所述RAM均为单口RAM。
本发明提供的HARQ数据缓存装置及方法，解二次速率匹配模块接收到新数据时，HARQ缓存模块采用多个RAM分时存储新数据；解二次速率匹配模块接收到重传数据时，分时读取存储在多个RAM中的历史数据，合并历史数据与重传数据形成合并后数据，HARQ缓存模块采用多个RAM分时存储合并后数据；解一次速率匹配模块，分时读取多个RAM中存储的数据，并对读取的数据进行解一次速率匹配；所述多个RAM均为单口RAM，在保证HARQ数据流处理不中断的情况下，减少数据流处理延时加快了数据流处理速率、简化了数据读写操作控制逻辑。
附图说明
图1为本发明的HARQ数据缓存装置的结构组成示意图；
图2为新数据写入场景一具体实施例示意图；
图3为合并后数据写入场景一具体实施例示意图；
图4为读取数据场景一具体实施例示意图；
图5为本发明HARQ数据缓存方法的实现流程示意图。
具体实施方式
本发明提供了一种HARQ数据缓存装置，如图1所示，该装置包括：收集模块20、解二次速率匹配模块21、HARQ缓存模块22及解一次速率匹配模块23；其中，
所述收集模块20，用于收集解码后的数据，并发送数据到所述解二次速率匹配模块21；
所述解二次速率匹配模块21，用于接收所述收集模块20发送的数据，并对接收到的数据经解二次速率匹配后，分时写入到所述HARQ缓存模块22、或分时读取所述HARQ缓存模块22已存储数据并与经解二次速率匹配后的数据进行合并后写入到所述HARQ缓存模块22；
所述HARQ缓存模块22，用于采用多个RAM，分时存储所述解二次速率匹配模块21发送来的数据；
所述解一次速率匹配模块23，用于分时读取所述HARQ缓存模块22中存储的数据，并对所述数据进行解一次速率匹配。
其中，所述收集模块20收集解码后的数据可为所述收集模块20接收由高层传送来的当前解码后数据是新数据还是重传数据的指示，还接收由硬件处理得到的新数据、重传数据；高层在发送当前解码后数据是新数据还是重传数据的指示同时也发送了新数据写入地址、历史数据读取地址、重传数据写入地址到所述收集模块20；所述收集模块20发送新数据、新数据写入地址、历史数据读取地址、重传数据、重传数据写入地址到所述解二次速率匹配模块21；
所述HARQ缓存模块22存储的数据包括：所述解二次速率匹配模块21发送来的新数据，所述解二次速率匹配模块21发送来的合并后数据；所述合并后数据为：所述解二次速率匹配模块21读取已存储在所述多个RAM中的历史数据，将历史数据与重传数据经现有技术中的合并算法合并后的数据。
所述解二次速率匹配模块21对数据进行解二次速率匹配、所述解一次速率匹配模块23对数据进行解一次速率匹配均采用现有技术中的速率匹配方法进行，所述速率匹配方法包括打孔、重复等方法，在此不再赘述。
进一步的，所述解二次速率匹配模块21对接收到的新数据经解二次速率匹配后，需要将新数据分时写入到所述HARQ缓存模块22；
所述解二次速率匹配模块21对接收到的重传数据经解二次速率匹配后，需要对所述HARQ缓存模块22存储的历史数据进行读取，利用现有技术中合并算法将历史数据与重传数据合并后形成合并后数据，再将合并后数据写入到所述HARQ缓存模块22。
所述HARQ缓存模块22包括多个RAM，用于当所述解二次速率匹配模块21写入新数据时，分时采用其中一个RAM存储新数据；当所述解二次速率匹配模块21写入合并后数据时，分时向所述解二次速率匹配模块21输出其中一个RAM中存储的历史数据、HARQ缓存模块22分时采用其中一个RAM存储合并后数据。
所述解一次速率匹配模块23读取所述HARQ缓存模块22中存储的数据时，所述解一次速率匹配模块23分时读取其中一个RAM中存储的数据，所述解一次速率匹配模块23再对读取的数据进行解一次速率匹配。
下面，以所述HARQ缓存模块22包括两个RAM：第一RAM和第二RAM为例，对本发明的具体实现进行详细说明。
这里，定义所述解二次速率匹配模块21、所述HARQ缓存模块22及所述解一次速率匹配模块23的工作周期为同一个周期——时钟周期；那么所述第一RAM和第二RAM的工作周期也为时钟周期；所述第一RAM和第二RAM之间的切换周期为两个时钟周期。
上述存储新数据、读取历史数据并存储合并后数据以及所述解一次速率匹配模块23读取存储在所述HARQ缓存模块22中数据的各自过程，对应称之为存储新数据场景、存储合并后数据场景、读取数据场景(读取新数据或读取合并后数据场景)，下面针对这三个场景进行概括说明，详细说明请参照后续具体实施例。
存储新数据场景：令所述解二次速率匹配模块21接收到所述收集模块20发送来的新数据为新数据0、新数据1、新数据2、新数据3、新数据4和新数据5，新数据写入地址依次为地址0、地址1、地址2、地址3、地址4和地址5；对新数据经解二次速率匹配。
结合表1，当写入地址为地址0时，需将新数据写入到第一RAM的地址0；当写入地址为地址1时，需将新数据写入到第一RAM的地址1；当写入地址为地址2时，需将新数据写入到第二RAM的地址0；当写入地址为地址3时，需将新数据写入到第二RAM的地址1；当写入地址为地址4时，需将新数据写入到第一RAM的地址2；当写入地址为地址5时，需将新数据写入到第一RAM的地址3；那么，
所述解二次速率匹配模块21向所述HARQ缓存模块22发出写使能信号，在第一时钟周期里，所述解二次速率匹配模块21将新数据0写入到第一RAM的地址0；第二时钟周期里，所述解二次速率匹配模块21将新数据1写入到第一RAM的地址1；因第一RAM和第二RAM的切换周期为两个时钟周期同时也因新数据的操作只是涉及到写操作无读操作，故在写使能信号的作用下，第一、二时钟周期里，所述解二次速率匹配模块21将新数据写入到第一RAM即存储新数据到第一RAM；在第三时钟周期里，所述解二次速率匹配模块21将新数据2写入到第二RAM的地址0；在第四时钟周期里，所述解二次速率匹配模块21将新数据3写入到第二RAM的地址1，在第三、四时钟周期里，所述解二次速率匹配模块21将新数据写入到第二RAM即存储新数据到第二RAM；在第五时钟周期里，所述解二次速率匹配模块21将新数据4写入到第一RAM的地址2；在第六时钟周期里，所述解二次速率匹配模块21将新数据5写入到第一RAM的地址3，在第五、六时钟周期里，所述解二次速率匹配模块21将新数据写入到第一RAM即存储新数据到第一RAM；如此，在存储新数据场景下，分时将新数据存储到第一RAM和第二RAM。
表1
这里，当将写入地址用8个二进制比特位表示时，写入地址依次为00000000、00000001、00000010、00000011、00000100，结合表1由此可找出规律：写入地址为0时，写入数据到第一RAM的地址0；写入地址为1时，写入数据到第一RAM的地址1；写入地址为2时，写入数据到第二RAM的地址0；写入地址为3时，写入数据到第二RAM的地址1；写入地址为4时，写入数据到第一RAM的地址2；写入地址为5时，写入数据到第一RAM的地址3；读取地址也适用于上述规律；
同时还可找出规律：写入地址的次低比特位每两个时钟周期变化一次，恰好第一RAM与第二RAM之间的切换周期也为两个时钟周期，那么可以采用写入地址的次低比特位作为第一RAM与第二RAM之间的切换控制位；所述解二次速率匹配模块21读取存储在所述HARQ缓存模块22中的历史数据时或所述解一次速率匹配模块23读取存储在所述HARQ缓存模块22中的数据(新数据或合并后数据)时，将读取地址的次低比特位作为切换控制位。
存储合并后数据场景：令所述解二次速率匹配模块21接收到所述收集模块20发送来的重传数据为重传数据0～重传数据5，历史数据读取地址为读取地址0～读取地址5，合并后数据写入地址为地址0～地址5，并对重传数据经解二次速率匹配。
读取所述读取地址0中的历史数据时，为读取第一RAM地址0的历史数据；读取所述读取地址1中的历史数据时，为读取第一RAM地址1中的历史数据；读取所述读取地址2中的历史数据时，为读取第二RAM地址0的历史数据；读取所述读取地址3中的历史数据时，为读取第二RAM地址1中的历史数据；写入合并后数据到地址0为写入合并后数据到第一RAM的地址0，写入合并后数据到地址1为写入合并后数据到第一RAM的地址1，写入合并后数据到地址2为写入合并后数据到第二RAM的地址0，写入合并后数据到地址3为写入合并后数据到第二RAM的地址1；那么，
在第一时钟周期里，所述解二次速率匹配模块21向所述HARQ缓存模块22发出读使能信号，因读取地址0用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解二次速率匹配模块21读取第一RAM地址0中的历史数据0，并合并历史数据0和重传数据0形成合并后数据0；在第二时钟周期里，因读取地址1用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解二次速率匹配模块21读取第一RAM地址1中的历史数据1，并合并历史数据1和重传数据1形成合并后数据1；
在第三时钟周期里，所述解二次速率匹配模块21向所述HARQ缓存模块22发出写使能信号，因读取地址2用8个二进制比特位表示时次低比特位为1则切换控制位为1，所述解二次速率匹配模块21读取第二RAM地址0中的历史数据2，并合并历史数据2和重传数据2形成合并后数据2，同时所述解二次速率匹配模块21将合并后数据0写入到第一RAM的地址0；
在第四时钟周期里，因读取地址3用8个二进制比特位表示时次低比特位为1则切换控制位为1，所述解二次速率匹配模块21读取第二RAM地址1中的历史数据3，并合并历史数据3和重传数据3形成合并后数据3，同时所述解二次速率匹配模块21将合并后数据1写入到第一RAM的地址1；
在第五时钟周期里，因读取地址4用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解二次速率匹配模块21读取第一RAM地址2中的历史数据4，并合并历史数据4和重传数据4形成合并后的数据4，同时所述解二次速率匹配模块21将合并后数据2写入到第二RAM的地址0；
在第六时钟周期里，因读取地址5用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解二次速率匹配模块21读取第一RAM地址3中的历史数据5，并合并历史数据5和重传数据5形成合并后数据5，同时所述解二次速率匹配模块21将合并后数据3写入到第二RAM的地址1。
从上述描述中可看出，第一、二时间周期里，所述解二次速率匹配模块21只读取第一RAM中历史数据；第三、四时间周期，所述解二次速率匹配模块21将合并后数据写入到第一RAM，同时读取存储在第二RAM中的历史数据；即第一RAM被读取历史数据时第二RAM被写入合并后数据，第一RAM与第二RAM可分别视为乒RAM、乓RAM，乒乓RAM因采用了两块单口RAM分时存储数据，保证了HARQ数据流处理不中断的情况下，减少了数据流处理延时、简化了现有技术中的读写操作控制逻辑。
读取数据场景：令所述解一次速率匹配模块23需要读取的数据(新数据或合并后的数据)依次为数据0、数据1、数据2、数据3、数据4和数据5，数据读取地址依次为读取地址0、读取地址1、读取地址2、读取地址3、读取地址4和读取地址5；那么，读取所述读取地址0中存储的数据0为读取第一RAM地址0存储的数据0；读取所述读取地址1中存储的数据1为读取第一RAM地址1存储的数据1；读取所述读取地址2中存储的数据2为读取第二RAM地址0存储的数据2；读取所述读取地址3中存储的数据3为读取第二RAM地址1存储的数据3，那么：
所述解一次速率匹配模块23向所述HARQ缓存模块22发出读使能信号，在第一时钟周期里，因读取地址0用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解一次速率匹配模块23将第一RAM地址0中存储的数据0读出，第二时钟周期里，因读取地址1用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解一次速率匹配模块23将第一RAM地址1中存储的数据1读出；因第一RAM和第二RAM的切换周期为两个时钟周期同时，也因此数据的操作只是涉及到读操作无写操作，故在读使能信号的作用下，第一、二时钟周期里，所述解一次速率匹配模块23只读取第一RAM中存储的数据；在第三时钟周期里，因读取地址2用8个二进制比特位表示时次低比特位为1则切换控制位为1，所述解一次速率匹配模块23将第二RAM地址0中存储的数据2读出；在第四时钟周期里，因读取地址3用8个二进制比特位表示时次低比特位为1则切换控制位为1，所述解一次速率匹配模块23将所述第二RAM地址1中存储的数据3读出；在第三、四时钟周期里，所述解一次速率匹配模块23只读取第二RAM存储的数据；
在第五时钟周期里，因读取地址4用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解一次速率匹配模块23将第一RAM地址2中存储数据4读出；在第六时钟周期里，因读取地址5用8个二进制比特位表示时次低比特位为0则切换控制位为0，所述解一次速率匹配模块23将第一RAM地址3中存储的数据5读出，在第五、六时钟周期里，所述解一次速率匹配模块23只读取第一RAM中存储的数据。如此，在读取数据场景下，所述解一次速率匹配模块23分时读取第一RAM和第二RAM存储的数据，并对读取的数据进行解一次速率匹配。
下面结合图2～图4对本发明进行详细说明。
所述收集模块20收集解码后的新数据，并发送新数据到所述解二次速率匹配模块21，所述解二次速率匹配模块21接收新数据，将新数据解二次速率匹配后，需要将速率匹配后的新数据写入到所述HARQ缓存模块22；
所述解二次速率匹配模块21发送写使能信号给所述HARQ缓存模块22，这里结合图2，令新数据写入地址为00000000～0000000B，简称为0～B，那么，可知在第一、二时钟周期里，切换控制位为0，在第三、四时钟周期里，切换控制位为1，在第五、六时钟周期里，切换控制位为0...也就是说，切换控制位以两个时钟周期为单位进行“0”与“1”之间的跳变；
在第一时钟周期里，切换控制位为0，所述解二次速率匹配模块21将新数据0写入到第一RAM的地址0；在第二时钟周期里，切换控制位为0，所述解二次速率匹配模块21将新数据1写入到第一RAM的地址1；
在第三时钟周期里，切换控制位由0跳变为1，所述解二次速率匹配模块21将新数据2写入到第二RAM的地址0；在第四时钟周期里，切换控制位为1，所述解二次速率匹配模块21将新数据3写入到第二RAM的地址1；
在第五时钟周期里，切换控制位由1跳变为0，所述解二次速率匹配模块21将新数据4写入到第一RAM的地址2；在第六时钟周期里，切换控制位为0，所述解二次速率匹配模块21将新数据5写入到第一RAM的地址3；
以此类推，所述解二次速率匹配模块21分时写入新数据到第一RAM和第二RAM，即第一RAM和第二RAM分时存储新数据。
这里，存储新数据场景下，只涉及到写数据操作，第一RAM存储数据时第二RAM不存储数据、第二RAM存储数据时，第一RAM不存储数据；新数据写入地址的次低比特位作为第一RAM与第二RAM之间的切换控制位。
所述解二次速率匹配模块21接收所述收集模块20发送的重传数据时，将重传数据经解二次速率匹配后，分时读取所述HARQ缓存模块22中存储的历史数据，并将历史数据与重传数据进行合并后，写入合并后数据到所述HARQ缓存模块22。
结合图3，令历史数据读取地址为读取地址0～读取地址B，令合并后数据的写入地址为地址0～地址9，重传数据依次为重传数据0～重传数据B，那么，
所述解二次速率匹配模块21发送读使能信号给所述HARQ缓存模块22，在第一时钟周期里，切换控制位为0，所述解二次速率匹配模块21将读取第一RAM地址0中的历史数据0，并合并历史数据0与重传数据0形成合并后数据0；在第二时钟周期里，切换控制位为0，所述解二次速率匹配模块21将读取第一RAM地址1中的历史数据1，并合并历史数据1与重传数据1形成合并后数据1；
所述解二次速率匹配模块21发送写使能信号给所述HARQ缓存模块22，在第三时钟周期里，切换控制位由0跳变为1，所述解二次速率匹配模块21将合并后数据0写入到第一RAM的地址0，同时所述解二次速率匹配模块21将读取第二RAM地址0中的历史数据2，并将历史数据2与重传数据2进行合并形成合并后数据2；在第四时钟周期里，切换控制位为1，所述解二次速率匹配模块21将合并后数据1写入到第一RAM的地址1中，同时所述解二次速率匹配模块21将读取第二RAM地址1中的历史数据3，并将历史数据3与重传数据3进行合并形成合并后数据3；
在第五时钟周期里，切换控制位由1跳变为0，所述解二次速率匹配模块21将读取第一RAM地址2中的历史数据4，并将历史数据4与重传数据4进行合并形成合并后数据4，同时所述解二次速率匹配模块21将合并后的数据2写入到第二RAM的地址0；第六时钟周期里，切换控制位为0，所述解二次速率匹配模块21将读取第一RAM地址3中的历史数据5，并将历史数据5与重传数据5进行合并形成合并后数据5，同时所述解二次速率匹配模块21将合并后数据3写入到第二RAM的地址1中；
以此类推，所述解二次速率匹配模块21分时读取存储在第一RAM和第二RAM中的历史数据、历史数据与重传数据合并后形成合并后数据，第一RAM和第二RAM分时存储合并后数据。
所述解二次速率匹配模块21、所述HARQ缓存模块22和所述解一次速率匹配模块23对数据的处理是同时进行的，那么，当有新数据或合并后数据存储到所述HARQ缓存模块22时，所述解一次速率匹配模块23将读取存储到所述HARQ缓存模块22的数据(新数据和合并后数据)，所述解一次速率匹配模块23发送读使能信号至所述HARQ缓存模块22。
结合图4，令数据读取地址为读取地址0～读取地址B，那么，
在第一时钟周期里，切换控制位为0，所述解一次速率匹配模块23将第一RAM地址0中存储的数据0读出，在第二时钟周期里，切换控制位为0，所述解一次速率匹配模块23将第一RAM地址1中存储的数据1读出；在第三时钟周期里，切换控制位由0跳变为1，所述解一次速率匹配模块23将第二RAM地址0中存储的数据2读出；在第四时钟周期里，切换控制位为1，所述解一次速率匹配模块23将第二RAM地址1中存储的数据3读出；在第五时钟周期里，切换控制位由1跳变为0，所述解一次速率匹配模块23将第一RAM地址2中存储的数据4读出；在第六时钟周期里，切换控制位为0，所述解一次速率匹配模块23将第一RAM地址3中存储的数据5读出；
以此类推，所述解一次速率匹配模块23分时读出存储在第一RAM和第二RAM的新数据或合并后数据，所述解一次速率匹配模块23并对读出的新数据或合并后数据进行解一次速率匹配。
这里，读取数据场景下，只涉及到数据读操作，将读取地址的次低比特位作为第一RAM与第二RAM之间的切换控制位。
针对上述HARQ数据缓存装置，本发明还提供了一种HARQ数据缓存方法，如图5所示，该方法包括：
步骤60：收集模块收集解码后数据并发送；
步骤61：解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时写入HARQ缓存模块、或分时读取HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到HARQ缓存模块；
步骤62：HARQ缓存模块采用多个RAM分时存储解二次速率匹配模块发送来的数据；
步骤63：解一次速率匹配模块分时读取HARQ缓存模块中存储的数据并进行解一次速率匹配。
这里，在步骤60中，收集模块收集解码后的数据可为接收从高层发送来的当前解码后数据是新数据还是重传数据的指示，还接收由硬件处理得到的新数据、重传数据；高层在发送当前解码后数据是新数据还是重传数据的指示时也发送了新数据写入地址、历史数据读取地址、重传数据写入地址到收集模块；收集模块发送新数据、新数据写入地址、历史数据读取地址、重传数据、重传数据写入地址到解二次速率匹配模块。
在步骤61及63中，解二次速率匹配模块对数据进行解二次速率匹配、解一次速率匹配模块对数据进行解一次速率匹配为采用现有技术中的速率匹配方法如打孔、重复等方法，在此不再赘述。
在步骤62中，所述解二次速率匹配模块发送至HARQ缓存模块的数据即HARQ缓存模块存储的数据包括：新数据和合并后数据；
这里，以HARQ缓存模块采用两个单口RAM：第一RAM和第二RAM为例进行说明。
进一步的，所述步骤61可以为：
解二次速率匹配模块对接收到的新数据经解二次速率匹配后，需要将新数据写入到HARQ缓存模块；
解二次速率匹配模块对接收到的重传数据经解二次速率匹配后，需要对HARQ缓存模块已存储的历史数据进行读取，利用现有技术中合并算法将历史数据与重传数据合并后形成合并后数据，再将合并后数据写入到所述HARQ缓存模块。
所述步骤62可以为：
当解二次速率匹配模块写入新数据时，HARQ缓存模块分时采用第一RAM和第二RAM存储新数据；当解二次速率匹配模块写入合并后数据时，分时读取存储在第一RAM和第二RAM中的历史数据、合并历史数据与重传数据形成合并后数据，HARQ缓存模块分时采用第一RAM和第二RAM存储合并后数据。
所述步骤63可以为：
HARQ缓存模块存储有新数据或合并后数据，解一次速率匹配模块分时读取第一RAM和第二RAM中存储的数据，再对读取的数据进行解一次速率匹配。
具体的，解二次速率匹配模块接收收集模块发送的新数据，对新数据进行解二次速率匹配后，发送写使能信号给HARQ缓存模块，分时将新数据写入到第一RAM和第二RAM，即HARQ缓存模块分时采用第一RAM和第二RAM存储新数据，将此场景称之为存储新数据场景；
结合图2，在存储新数据场景下，令新数据写入地址依次为地址00000000～地址0000000B，简称为地址0～地址B，新数据依次为新数据0～新数据B；
因新数据写入地址的次低比特位每两个时钟周期变化一次，HARQ缓存模块采用的第一RAM和第二RAM之间的切换周期为两个时钟周期，那么可以将新数据写入地址的次低比特位作为第一RAM和第二RAM之间的切换控制位，则在第一、二时钟周期里，因新数据写入地址为0和1，次低比特位均为0则切换控制位为0；在第三、四时钟周期里，因新数据写入地址为2和3，次低比特位均为1则切换控制位为1；在第五、六时钟周期里，因新数据写入地址为4和5，次低比特位均为0则切换控制位为0...也就是说，随着新数据写入地址的次低比特位每两个时钟周期变化一次，每两个时钟周期，解二次速率匹配模块将新数据写入到第一RAM或第二RAM，即：每两个时钟周期，HARQ缓存模块采用第一RAM或第二RAM存储新数据；
在第一时钟周期里，切换控制位为0，解二次速率匹配模块将新数据0写入到第一RAM的地址0；在第二时钟周期里，切换控制位为0，解二次速率匹配模块将新数据1写入到第一RAM的地址1；
在第三时钟周期里，切换控制位由0跳变为1，解二次速率匹配模块将新数据2写入到第二RAM的地址0；在第四时钟周期里，切换控制位为1，解二次速率匹配模块将新数据3写入到第二RAM的地址1；
在第五时钟周期里，切换控制位由1跳变为0，解二次速率匹配模块将新数据4写入到第一RAM的地址2；在第六时钟周期里，切换控制位为0，解二次速率匹配模块将新数据5写入到第一RAM的地址3；
以此类推，解二次速率匹配模块分时写入新数据到第一RAM和第二RAM，即HARQ缓存模块分时采用第一RAM和第二RAM存储新数据。
解二次速率匹配模块接收收集模块发送的重传数据时，对重传数据经解二次速率匹配后，发送读信号使能、写使能信号、历史数据读取地址、合并后数据写入地址给HARQ缓存模块。在读、写信号使能下，解二次速率匹配模块将存储在第一RAM和第二RAM读取地址中的历史数据读出，并与重传数据进行合并形成合并后数据，再将合并后数据写入到第一RAM或第二RAM的写入地址即第一RAM和第二RAM分时存储合并后数据，称此场景为存储合并后数据场景，在存储合并后数据场景下，将读取地址的次低比特位作为切换控制位；
结合图3，令历史数据读取地址为读取地址0～读取地址B、合并后数据写入地址为地址0～地址9、重传数据为重传数据0～重传数据B；那么，在第一时钟周期里，切换控制位为0，解二次速率匹配模块将读取第一RAM地址0中的历史数据0，并合并历史数据0与重传数据0形成合并后数据0；在第二时钟周期里，切换控制位为0，解二次速率匹配模块将读取第一RAM地址1中的历史数据1，并合并数据1与重传数据1形成合并后数据1；
在第三时钟周期里，切换控制位由0跳变为1，解二次速率匹配模块将合并后数据0写入到第一RAM的地址0，同时读取第二RAM地址0中的历史数据2，并合并历史数据2与重传数据2形成合并后数据2；
在第四时钟周期里，切换控制位为1，解二次速率匹配模块将合并后数据1写入到第一RAM的地址1，同时读取第二RAM地址1中的历史数据3，并合并历史数据3与重传数据3形成合并后数据3；
在第五时钟周期里，切换控制位由1跳变为0，解二次速率匹配模块将读取第一RAM地址2中的历史数据4，并合并历史数据4与重传数据4形成合并后数据4，同时将合并后数据2写入到第二RAM的地址0；
第六时钟周期里，切换控制位为0，解二次速率匹配模块将读取第一RAM地址3中的历史数据5，并合并历史数据5与重传数据5形成合并后数据5，同时将合并后数据3写入到第二RAM的地址1；
以此类推，解二次速率匹配模块分时读取第一RAM和第二RAM中存储的历史数据，合并历史数据与重传数据形成合并后数据，分时存储合并后数据到第一RAM和第二RAM；
这里，存储合并后数据场景下既涉及到读操作又涉及到写操作，解二次速率匹配模块读取第一RAM存储的历史数据时写入合并后数据到第二RAM，读取第二RAM存储的历史数据时写入合并后数据到第一RAM，即解二次速率匹配模块分时读取存储在第一RAM和第二RAM中的历史数据，第一RAM和第二RAM分时存储合并后数据；写数据时钟周期晚于读数据时钟周期两个时钟周期，对应于第一RAM和第二RAM的切换周期；HARQ缓存模块中的第一RAM和第二RAM可分别视为乒RAM、乓RAM；本实施例中的兵乓RAM均为单口RAM，在保证HARQ数据流处理不中断的情况下，减少数据流处理延时、简化现有技术中的读写操作控制逻辑。
因解二次速率匹配模块、HARQ缓存模块和解一次速率匹配模块对数据的处理是同时进行，工作周期均为一个时钟周期，那么，当有解二次速率匹配模块将新数据或合并后数据储存到HARQ缓存模块时，解一次速率匹配模块发送读使能信号和数据读取地址至HARQ缓存模块，结合图4，令数据读取地址为读取地址0～读取地址B，那么：
在第一时钟周期里，切换控制位为0，解一次速率匹配模块将第一RAM地址0中存储的数据0读出；
在第二时钟周期里，切换控制位为0，解一次速率匹配模块将第一RAM地址1中存储的数据1读出；
在第三时钟周期里，切换控制位由0跳变为1，解一次速率匹配模块将第二RAM地址0中存储的数据2读出；
在第四时钟周期里，切换控制位为1，解一次速率匹配模块将第二RAM地址1中存储的数据3读出；
在第五时钟周期里，切换控制位由1跳变为0，解一次速率匹配模块将第一RAM地址2中存储的数据4读出；
在第六时钟周期里，切换控制位为0，解一次速率匹配模块将第一RAM地址3中存储的数据5读出；
以此类推，解一次速率匹配模块分时读取第一RAM和第二RAM存储的数据，并采用速率匹配方法对读取的数据进行解一次速率匹配。
这里，读取数据场景下，解一次速率匹配模块分时读取第一RAM和第二RAM中存储的数据，将读取地址的次低比特位作为第一RAM与第二RAM之间的切换控制位。
第一RAM、第二RAM地位等同，上述对本发明的描述时均在第一、二时钟周期里，以先对第一RAM进行读取或写入操作进行说明，此外还可以先对第二RAM进行读取或写入操作。
本发明提供的HARQ数据缓存装置及方法，当解二次速率匹配模块写入新数据到HARQ缓存模块时，HARQ缓存模块分时采用第一RAM和第二RAM存储新数据；当解二次速率匹配模块写入合并后数据到HARQ缓存模块时，分时读取第一RAM和第二RAM中存储的历史数据，合并历史数据与重传数据形成合并后数据，HARQ缓存模块分时采用第一RAM和第二RAM存储合并后数据；解一次速率匹配模块分时读取第一RAM和第二RAM中存储的数据，并对读取的数据进行解一次速率匹配；本发明的第一RAM和第二RAM均为单口RAM，在保证HARQ数据流处理不中断的情况下，减少数据流处理延时、简化了读写操作控制逻辑。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (9)
1.一种HARQ数据缓存装置，其特征在于，所述装置包括：收集模块、解二次速率匹配模块、HARQ缓存模块及解一次速率匹配模块；其中，
所述收集模块，用于收集解码后的数据，并发送数据到所述解二次速率匹配模块；
所述解二次速率匹配模块，用于接收所述收集模块发送的数据，并对接收到的数据经解二次速率匹配后，分时写入到所述HARQ缓存模块、或分时读取所述HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到所述HARQ缓存模块；
所述HARQ缓存模块，用于分时采用所述HARQ缓存模块中所包括的第一RAM和第二RAM存储所述解二次速率匹配模块发送来的数据；
所述解一次速率匹配模块，用于分时读取所述HARQ缓存模块中所述第一RAM和所述第二RAM存储的数据，并对所述数据进行解一次速率匹配。
2.根据权利要求1所述的HARQ数据缓存装置，其特征在于，所述解二次速率匹配模块用于：
对接收到的新数据经解二次速率匹配，将速率匹配后的新数据分时写入到所述HARQ缓存模块；
对接收到的重传数据经解二次速率匹配，分时读取所述HARQ缓存模块存储的历史数据，将历史数据与重传数据合并后形成合并后数据，分时将合并后数据写入到所述HARQ缓存模块。
3.根据权利要求1所述的HARQ数据缓存装置，其特征在于，所述HARQ缓存模块用于：
当所述解二次速率匹配模块写入新数据时，分时采用第一RAM和第二RAM存储新数据；
当所述解二次速率匹配模块写入合并后数据时，分时采用第一RAM和第二RAM存储合并后数据。
4.根据权利要求1或3所述的HARQ数据缓存装置，其特征在于，所述RAM均为单口RAM。
5.一种HARQ数据缓存方法，其特征在于，该方法包括：
收集模块收集解码后数据并发送；
解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时写入HARQ缓存模块、或分时读取HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到HARQ缓存模块；
HARQ缓存模块分时采用所述HARQ缓存模块中所包括的第一RAM和第二RAM存储所述解二次速率匹配模块发送来的数据；
解一次速率匹配模块分时读取HARQ缓存模块中所述第一RAM和所述第二RAM存储的数据并进行解一次速率匹配。
6.根据权利要求5所述的HARQ数据缓存方法，其特征在于，所述解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时写入HARQ缓存模块包括：
所述解二次速率匹配模块接收由收集模块发送来的解码后的新数据，对新数据进行解二次速率匹配后，向HARQ缓存模块发送写使能信号，
在第N时钟周期里，解二次速率匹配模块将第一新数据写入到第一RAM的对应地址；
在第N+1时钟周期里，解二次速率匹配模块将第二新数据写入到第一RAM的对应地址；
在第N+2时钟周期里，解二次速率匹配模块将第三新数据写入到第二RAM的对应地址；
在第N+3时钟周期里，解二次速率匹配模块将第四新数据写入到第二RAM的对应地址；
直至解二次速率匹配模块将新数据分时写入到HARQ缓存模块中的第一RAM和第二RAM完毕；其中，N为正整数。
7.根据权利要求5所述的HARQ数据缓存方法，其特征在于，所述解二次速率匹配模块接收解码后数据经解二次速率匹配后，分时读取HARQ缓存模块已存储数据并与经解二次速率匹配后的数据进行合并后写入到HARQ缓存模块包括：
所述解二次速率匹配模块接收由收集模块发送来的解码后的重传数据，对重传数据进行解二次速率匹配后，向HARQ缓存模块发送读使能信号、写使能信号，
在第N时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第一历史数据，并合并第一历史数据与第一重传数据形成第一合并后数据；
在第N+1时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第二历史数据，并合并第二历史数据与第二重传数据形成第二合并后数据；
在第N+2时钟周期里，解二次速率匹配模块将第一合并后数据写入到第一RAM的对应地址，同时读取第二RAM相应地址中的第三历史数据，并合并第三历史数据与第三重传数据形成第三合并后数据；
在第N+3时钟周期里，解二次速率匹配模块将第二合并后数据写入到第一RAM的相应地址，同时读取第二RAM相应地址中的第四历史数据，合并第四历史数据与第四重传数据形成第四合并后数据；
在第N+4时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第五历史数据并合并第五历史数据与第五重传数据形成第五合并后数据，同时将第三合并后数据写入到第二RAM的相应地址；
第N+5时钟周期里，解二次速率匹配模块将读取第一RAM相应地址中的第六历史数据并合并第六历史数据与第六重传数据形成第六合并后数据，同时将第四合并后数据写入到第二RAM的相应地址；
直至解二次速率匹配模块分时读取存储在第一RAM和第二RAM中历史数据，合并历史数据与重传数据形成合并后数据，将合并后数据分时写入到第一RAM和第二RAM完毕；其中，N为正整数。
8.根据权利要求6所述的HARQ数据缓存方法，其特征在于，所述解一次速率匹配模块分时读取HARQ缓存模块中存储的数据包括：
在第N时钟周期里，解一次速率匹配模块将第一RAM相应地址中存储的第一数据读出；
在第N+1时钟周期里，解一次速率匹配模块将第一RAM相应地址中存储的第二数据读出；
在第N+2时钟周期里，解一次速率匹配模块将第二RAM相应地址中存储的第三数据读出；
在第N+3时钟周期里，解一次速率匹配模块将第二RAM相应地址中存储的第四数据读出；
直至解一次速率匹配模块分时读取第一RAM和第二RAM存储的数据完毕；其中，N为正整数。
9.根据权利要求5～8任一所述的HARQ数据缓存方法，其特征在于，所述RAM均为单口RAM。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310001327.6A CN103916224B (zh) | 2013-01-04 | 2013-01-04 | Harq数据缓存装置及方法 |
| PCT/CN2013/085465 WO2014106403A1 (zh) | 2013-01-04 | 2013-10-18 | 混合自动重传请求数据缓存装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310001327.6A CN103916224B (zh) | 2013-01-04 | 2013-01-04 | Harq数据缓存装置及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103916224A CN103916224A (zh) | 2014-07-09 |
| CN103916224B true CN103916224B (zh) | 2019-08-02 |
Family
ID=51041646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310001327.6A Active CN103916224B (zh) | 2013-01-04 | 2013-01-04 | Harq数据缓存装置及方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103916224B (zh) |
| WO (1) | WO2014106403A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107113114B (zh) | 2014-12-16 | 2020-09-11 | 华为技术有限公司 | 无线通信系统中的方法和节点 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101047475A (zh) * | 2007-04-30 | 2007-10-03 | 重庆重邮信科（集团）股份有限公司 | Harq技术数据缓存的设计方法及其电路 |
| CN102790670A (zh) * | 2011-05-20 | 2012-11-21 | 中兴通讯股份有限公司 | 一种基于hspa+的hs-dsch接收方法及装置 |
| CN102843224A (zh) * | 2011-06-23 | 2012-12-26 | 中兴通讯股份有限公司 | Harq的合并方法及装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101789846B (zh) * | 2010-02-26 | 2012-10-17 | 联芯科技有限公司 | 一种解速率匹配方法及装置 |
-
2013
- 2013-01-04 CN CN201310001327.6A patent/CN103916224B/zh active Active
- 2013-10-18 WO PCT/CN2013/085465 patent/WO2014106403A1/zh active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101047475A (zh) * | 2007-04-30 | 2007-10-03 | 重庆重邮信科（集团）股份有限公司 | Harq技术数据缓存的设计方法及其电路 |
| CN102790670A (zh) * | 2011-05-20 | 2012-11-21 | 中兴通讯股份有限公司 | 一种基于hspa+的hs-dsch接收方法及装置 |
| CN102843224A (zh) * | 2011-06-23 | 2012-12-26 | 中兴通讯股份有限公司 | Harq的合并方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014106403A1 (zh) | 2014-07-10 |
| CN103916224A (zh) | 2014-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8156407B2 (en) | Method and system for memory management in a HARQ communications system | |
| RU2013135679A (ru) | Способ управления связью, система мобильной связи и мобильный терминал | |
| CN102761509B (zh) | Ofdm系统的接收系统及降低接收系统内存的方法 | |
| CN103078721B (zh) | 混合自适应重传请求方法及终端 | |
| CN102255712B (zh) | 长期演进系统混合自动要求重传过程软量存储分配方法 | |
| TWI434545B (zh) | 用以增加混合自動重複請求（ｈａｒｑ）協定之通量的方法及系統 | |
| WO2007004297A1 (ja) | 送信機及び送信方法 | |
| US20120300699A1 (en) | Method and arrangement of processing a packet of a harq system | |
| CN101147352A (zh) | Mimo通信装置及数据重发方法 | |
| RU2010128894A (ru) | Основанное на блоке кодирования объединение harq | |
| JP2009182780A (ja) | 再送プロセスのデータ処理方法およびそれを用いた通信装置 | |
| CN102158330B (zh) | Harq合并存储空间的处理方法及装置 | |
| US8488662B2 (en) | Receiver bit rate processing | |
| CN102546082B (zh) | 解速率匹配方法及装置 | |
| CN104683073A (zh) | 一种解码方法和接收机 | |
| CN102077671A (zh) | 分组发送装置及分组发送方法 | |
| US8386892B1 (en) | Partial packet recovery for wireless networks | |
| CN104579600A (zh) | 选择性使用内部和外部存储器处理harq数据的装置和方法 | |
| CN101510817B (zh) | 混合自动重传请求的接收方法和装置 | |
| CN103916224B (zh) | Harq数据缓存装置及方法 | |
| US8817711B2 (en) | Method and system for concurrently locating systematic bits and parity bits in physical channel memory to increase HARQ processing speed in 3GPP CPC system | |
| CN103001738B (zh) | 接收机及数据处理的方法 | |
| Cheng | Coding performance of HARQ with BICM—Part I: Unified performance analysis | |
| Miura et al. | Low latency HARQ method using early retransmission before channel decoding based on superposition coding | |
| US20140376469A1 (en) | Method and device for harq combination |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20221115 Address after: 518055 Zhongxing Industrial Park, Liuxian Avenue, Xili street, Nanshan District, Shenzhen City, Guangdong Province Patentee after: SANECHIPS TECHNOLOGY Co.,Ltd. Address before: 518057 Ministry of justice, Zhongxing building, South Science and technology road, Nanshan District hi tech Industrial Park, Shenzhen, Guangdong Patentee before: ZTE Corp. |