CN101677260B - 比特解扰、比特解合并以及解第二次速率匹配方法和装置 - Google Patents
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Abstract
本发明公开了一种比特解扰、比特解合并以及解第二次速率匹配方法和装置，其中，该方法包括：终端接收数据流，数据流中包括多个数据；在每个时钟内，通过根据e值判断是否对数据流进行解HARQ合并来确定进行比特解扰的数据；根据确定的数据所对应的P值对该数据进行比特解扰；对数据流中的所有数据进行比特解扰之后，对数据流进行去打孔速率匹配。借助于本发明的技术方案，通过根据e值的正负情况来对接收到的数据进行HARQ比特解合并后，再对数据进行比特解扰、解第二次速率匹配，能够减少占有的物理资源、提高数据的处理效率。
Description
技术领域
本发明涉及通信领域，具体地，涉及一种比特解扰、比特解合并以及解第二次速率匹配方法和装置。
背景技术
根据在第三代移动通讯伙伴计划(3rd Generation partnershipproject，简称为3GPP)协议中对高速下行分组接入(High SpeedDownlink Packet Access，简称为HSDPA)所规定的内容，在硬件上实现比特解扰处理、HARQ比特解合并处理、以及解第二次速率匹配处理时，按顺序进行这三步处理，即，首先对一个传输时间间隔(Transmission TimeInterval，简称为TTI)内的数据进行比特解扰，再进行HARQ比特解合并，然后对这两步处理之后的结果进行缓存，将数据保存进RAM中，最后对保存在RAM中的数据进行解第二次速率匹配。
上述处理过程的优点是控制机制简单，但需要将处理中的数据进行保存，这样会耗费过多的资源、降低数据的处理效率。
发明内容
考虑到现有技术的存在的在进行比特解扰、HARQ比特解合并、以及解第二次速率匹配的处理过程中，耗费过多的资源、降低数据的处理效率的问题而做出本发明，为此，本发明的主要目的在于提供一种比特解扰、比特解合并和解第二次速率匹配方法和装置，用以解决相关技术中的上述问题。
根据本发明的一个方面，提供一种比特解扰、比特解合并和解第二次速率匹配方法。
根据本发明的比特解扰、比特解合并和解第二次速率匹配方法包括：终端接收数据流，数据流中包括多个数据；在每个时钟内，通过根据e值判断是否对数据流进行解HARQ合并来确定进行比特解扰的数据；根据确定的数据所对应的P值对该数据进行比特解扰；对数据流中的所有数据进行比特解扰之后，对数据流进行去打孔速率匹配。
其中，根据e值判断是否对数据流进行解HARQ合并的处理具体为：在e>0的情况下，确定对数据流进行解HARQ合并；在e<0的情况下，确定不对数据流进行解HARQ合并。
在终端接收到数据流之前，该方法还包括：网络侧向终端发送数据流，并指示数据流为重传数据流或新数据流。
其中，在数据流是新数据流的情况下，在对数据流进行去打孔速率匹配之后，该方法还包括：终端保存数据流。
其中，在数据流是重传数据流的情况下，在对数据流进行去打孔速率匹配之后，该方法还包括：终端读取出之前接收的与重传数据流对应的数据流，并将重传数据流与读取的数据流合并后保存。
根据本发明的另一个方面，提供一种比特解扰、比特解合并和解第二次速率匹配装置。
根据本发明的比特解扰、比特解合并和解第二次速率匹配装置包括：接收模块，用于接收数据流，数据流中包括多个数据；解HARQ合并模块，用于在每个时钟内，通过根据e值判断是否对数据流进行解HARQ合并来确定进行比特解扰的数据；比特解扰模块，用于根据确定的数据所对应的P值对该数据进行比特解扰；速率匹配模块，用于对数据流中的所有数据进行比特解扰之后，对数据流进行去打孔速率匹配。
其中，上述装置还包括：判断模块，用于判断接收模块接收到的数据流是新数据流还是重传数据流；保存模块，在判断模块判断数据流是新数据流的情况下，用于保存新数据流。
优选地，在判断模块判断数据流是重传数据流的情况下，保存模块用于读取出之前接收的与重传数据流对应的数据流，并将重传数据流与读取的数据流合并后保存。
通过本发明的上述技术方案，通过根据e值的正负情况来对接收到的数据进行HARQ比特解合并后，再对数据进行比特解扰、解第二次速率匹配，能够减少占有的物理资源、提高数据的处理效率。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1A是根据本发明装置实施例的比特解扰、比特解合并和解第二次速率匹配装置的结构框图；
图1B是根据本发明优选实施例的比特解扰、比特解合并和解第二次速率匹配装置的结构框图；
图2是根据本发明装置实施例的比特解扰、比特解合并和解第二次速率匹配装置具体实现的结构框图；
图3是根据本发明方法实施例的比特解扰、比特解合并和解第二次速率匹配方法的处理流程图；
图4是根据本发明优选实施例的比特解扰、比特解合并和解第二次速率匹配方法的详细处理流程图；
图5是根据本发明优选实施例的比特解扰、比特解合并和解第二次速率匹配方法的部分处理流程图；
图6是根据本发明优选实施例的比特解扰、比特解合并和解第二次速率匹配方法的部分处理流程图。
具体实施方式
功能概述
如上所述，针对目前进行比特解扰、HARQ比特解合并、以及解第二次速率匹配的过程中，存在耗费物理资源、降低数据处理效率的问题，本发明针对上述问题，提出了一种比特解扰、比特解合并和解第二次速率匹配方案，该方案通过根据e值的正负情况来对接收到的数据进行HARQ比特解合并后，再对数据进行比特解扰、解第二次速率匹配。
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
装置实施例
根据本发明的实施例，首先提供了一种比特解扰、比特解合并和解第二次速率匹配装置。
图1A示出了根据本发明装置实施例的比特解扰、比特解合并和解第二次速率匹配装置的结构，如图1A所示，该装置包括接收模块10、解HARQ合并模块12、比特解扰模块14、速率匹配模块16。
下面对上述模块进行详细说明。
接收模块10，用于接收数据流，数据流中包括多个数据；
解HARQ合并模块12，该模块可以连接至接收模块10，用于在每个时钟内，通过根据e值判断是否对数据流进行解HARQ合并来确定进行比特解扰的数据；
比特解扰模块14，该模块可以连接至解HARQ合并模块12，用于根据确定的数据所对应的P值对该数据进行比特解扰；
速率匹配模块16，该模块可以连接至比特解扰模块14，用于对数据流中的所有数据进行比特解扰之后，对数据流进行去打孔速率匹配。
此外，在接收模块10接收到数据流后，要判断该数据流是新数据流还是重传数据流，并进行相应地处理，在图1A基础上，图1B示出了根据本发明优选实施例的比特解扰、比特解合并和解第二次速率匹配装置的结构，如图1B所示，该装置包括：
判断模块18，该模块可以连接至接收模块10和保存模块19，用于判断接收模块10接收到的数据流是新数据流还是重传数据流；
保存模块19，该模块可以连接至判断模块18和解HARQ合并模块12，在判断模块18判断数据流是新数据流的情况下，用于保存新数据流；并且，在判断模块18判断数据流是重传数据流的情况下，保存模块19还用于读取出之前接收的与重传数据流对应的数据流，并将重传数据流与读取的数据流合并后保存。
图2示出了根据本发明装置实施例的比特解扰、比特解合并和解第二次速率匹配装置具体实现的结构，如图2所示，该装置包括：重传数据合并模块20、读地址模块22，e值产生模块24，p值产生模块26，比特解扰和解第二次速率匹配模块28，以及数据缓存模块(RAM)30和IR Buffer RAM32，并且，读地址模块22可对应于图1A中的解HARQ合并模块12，e值产生模块24、p值产生模块26和比特解扰和解第二次速率匹配模块28可以对应于图1A和图1B中的比特解扰模块14和速率匹配模块16，数据缓存模块(RAM)30和IR Buffer RAM32可对应于图1B的保存模块19。
下面对利用图2所示的装置的功能进行描述。
如图2所示，读地址模块22产生读地址信号，用于从解交织后的数据缓存模块(RAM)30中读取解交织后的数据；e值产生模块24用于计算解第二次速率匹配时的e值，并给其他模块提供相关信息；p值产生模块26用于产生比特解扰需要的p值；比特解扰和解第二次速率匹配模块28用于根据p值产生模块26提供的p值进行比特解扰；重传数据合并模块20用于将新旧数据合并后写入相关的地址空间；IR Buffer RAM32用于对重传合并后的数据进行缓存。
具体地，利用如图2所示的模块进行比特解扰、比特解合并和解第二次速率匹配处理包括以下步骤：
步骤1a至1d，首先启动信号触发e值产生模块24，e值产生模块24根据计算出的e值的正负，及打孔或重复方式输出读使能信号、系统比特有效脉冲、校验比特一有效脉冲、校验比特二有效脉冲、e值正负指示信号；
步骤2，读地址模块22根据e值产生模块24提供的e值正负性，及打孔或重复方式进行控制读地址的增加，此时读地址的变化其实就是解HARQ合并的过程；
步骤3，p值产生模块26根据读地址模块22输出的读地址，产生与该地址对应的p值；
步骤4，比特解扰和解第二次速率匹配模块28根据输入p值和输入的解HARQ后的数据进行比特解扰，然后根据打孔还是重复方式进行解第二次速率匹配操作；
步骤5a至5b，重传数据合并模块20根据接收到数据是重传数据还是新数据进行相应的操作，若是重传数据则先从IR buffer RAM32中相应的地址空间读取出与该重传数据对应的旧数据，并将该旧数据与该重传数据进行合并，将合并后的数据存入上述地址空间中；若是新数据，则直接将该新数据存入RAM中相应的地址空间。
通过本实施例提供的装置，通过该装置对接收到的数据进行比特解扰、比特解合并和解第二次速率匹配处理，能够减少占有的物理资源、提高数据的处理效率。
方法实施例
根据本发明的实施例，还提供了一种比特解扰、比特解合并和解第二次速率匹配方法，该方法可以使用上述比特解扰、比特解合并和解第二次速率匹配装置实现。
图3示出了根据本发明方法实施例的比特解扰、比特解合并和解第二次速率匹配方法的处理流程，在执行本发明实施例之前，网络侧向终端发送数据流，并指示数据流为重传数据流或新数据流。
如图3所示，该方法包括以下处理：
步骤S302，终端接收数据流，数据流中包括多个数据；
步骤S304，在每个时钟内，通过根据e值判断是否对数据流进行解HARQ合并来确定进行比特解扰的数据；
其中，根据e值判断是否对数据流进行解HARQ合并的处理具体为：在e>0的情况下，确定对数据流进行解HARQ合并；在e<0的情况下，确定不对数据流进行解HARQ合并；
步骤S306，根据确定的数据所对应的P值对该数据进行比特解扰；
步骤S308，对数据流中的所有数据进行比特解扰之后，对数据流进行去打孔速率匹配。
此外，网络侧向终端发送数据流时，会向终端指示该数据流为重传数据流或新数据流，在数据流是新数据流的情况下，在对数据流进行去打孔速率匹配之后，终端会保存数据流；在数据流是重传数据流的情况下，在对数据流进行去打孔速率匹配之后，终端读取出之前接收的与重传数据流对应的数据流，并将重传数据流与读取的数据流合并后保存。
图4示出了根据本发明优选实施例的比特解扰、比特解合并和解第二次速率匹配方法的详细处理流程，如图4所示，该处理流程包括步骤402至426。
下面结合图4详细描述上述步骤。
402，计算系统比特，检验比特1，校验比特2有效时间长度，并产生有效时间脉冲；
具体地，比较系统比特，检验比特在第二次速率匹配前后的比特数，选取其中的较大者来确定系统比特和校验比特的处理时间，生成有效脉冲，其中首先生成系统比特有效脉冲，在系统比特有效脉冲结束后生成检验比特1有效脉冲，在检验比特1有效脉冲结束后生成检验比特2有效脉冲，这样在处理上就实现了先系统比特，然后检验比特1，最后检验比特2的处理顺序，并执行步骤404；
404，判断当前时刻是否在有效时间范围内，判断为是的情况下，执行步骤406，否则，执行步骤426；
406，计算e值，并执行步骤408；
在有效脉冲期间计算系统比特，检验比特对应的e值；
计算公式如下：
while(k＝1)
e＝eini，2nd-eminus，2nd
while(1<k≤max(N，Nt))
if e≤0
e＝eini，2nd-emin us，2nd+eplus，2nd
else
e＝eini，2nd-eminus，2nd
其中N指代第二次速率匹配之前的系统或检验比特数目，Nt指代第二次速率匹配之后的系统或检验比特数目；
408至412，在有效脉冲期间内，根据前面计算的e值的正负性，及对数据流重复还是打孔方式来进行读控制，根据HARQ合并的方式来进行读地址变化，并且执行步骤414；
在重复的情况下在系统和检验比特有效脉冲期间，读地址一直为高，从解交织后数据RAM中持续读取数据，在打孔情况下当e>0时，读使能为高，读有效；
414至416，根据读地址计算P值，进行比特解扰运算，执行步骤418；
418，在重复的情况下进行重复数据的合并，若是打孔，因为在步骤414至416的处理时读数据对应e<0时直接输出的0，所以此时不要处理，比特解扰之后直接将数据输出，并执行步骤420；
420至424，判断接收到的数据是否为新数据，若是新数据则根据进程号将数据写入IR buffer RAM中相应的地址空间中，若是重传的数据则先将相应进程地址空间中的数据读出，然后与重传的数据合并后再写入相应的地址空间中，至此，处理流程结束。
426，将e值归为0，流程结束。
下面对上述步骤408至412的处理过程进行详细描述，如图5所示。
501，接收到计算得到的e值；
502，判断当前时刻是否处于系统比特有效期间，在判断为是的情况下，执行步骤503，否则，执行步骤506；
503，判断计算得到的e值是否大于0，在判断为是的情况下执行步骤505，否则，执行步骤504；
504，读使能为低，读地址保持不变，执行步骤514；
505，地址根据系统比特在RAM中的存放规律进行变化，同时读使能为高，执行步骤514；
506，判断当前时刻是否处于检验比特1有效期间内，在判断为是的情况下，执行步骤507，否则，执行步骤510；
507，判断计算得到的e值是否大于0，在判断为是的情况下，执行步骤508，否则，执行步骤509；
508，读地址根据检验比特1在RAM中的存放规律进行变化，同时读使能为高，执行步骤514；
509，读使能为低，读地址保持不变，执行步骤514；
510，判断当前时刻是否处于检验比特2有效期间内，在判断为是的情况下，执行步骤511，否则，输出地址归零，并且，读使能为低，至此，该部分的处理流程结束；
511，判断计算得到的e值是否大于0，在判断为是的情况下，执行步骤512，否则，执行步骤513；
512，读地址根据检验比特2在RAM中的存放规律进行变化，同时读使能为高，执行步骤514；
513，读使能为低，读地址保持不变，执行步骤514；
514，输出读地址和读使能，至此，该部分的处理过程结束。
下面对上述步骤414至416的处理过程进行详细描述，如图6所示。
601，p值初始化初始化，给出前16个p值，同时计算出校验比特1，校验比特2对应的解交织后RAM中数据的初始地址，执行步骤602；
602，判断当前时刻是否处于系统比特有效范围内，在判断为是的情况下，执行步骤603或步骤605或步骤610，否则，执行步骤612；
603，判断检验比特1初始地址与基地址之差是否大于等于0小于16，在判断为是的情况下，执行步骤604，否则，该处理过程结束。
604，保留此时的16个P值作为校验比特1的初始P值，该处理过程结束。
605，判断当前接收到的数据是否为系统帧头，在判断为是的情况下，执行步骤606，否则，执行步骤607；
606，将基地址赋值为0，并且，继续执行步骤607；
607，判断检验比特1初始地址与基地址之差是否大于等于0小于16，在判断为是的情况下，执行步骤608，否则，该处理过程结束。
608，保留此时的16个P值作为校验比特1的初始P值，该处理过程结束。
609，判断当前时刻是否处于校验比特1有效范围内，在判断为是的情况下，执行步骤610，否则，执行步骤612；
610，判断当前接收到的数据是否为校验比特1的帧头，在判断为是的情况下，执行步骤611，否则，执行步骤615；
611，将校验比特1初始地址赋给基地址，同时将之前保留的16个P值作为此时的初始P值，并且，执行步骤615；
612，判断当前时刻是否处于校验比特1有效范围内，在判断为是的情况下，执行步骤613，否则，该处理过程结束。
613，判断当前接收到的数据是否为校验比特1的帧头，在判断为是的情况下，执行步骤614，否则，执行步骤615；
614，将校验比特1初始地址赋给基地址，同时将之前保留的16个P值作为此时的初始P值，执行步骤615；
615，判断读地址与基地址之差是否大于等于16，在判断为是的情况下，执行步骤616，否则，执行步骤617；
616，基地址加16，同时更新P值到下16个相邻的值，执行步骤617；
617，根据读地址选择相应的P值输出，该处理过程结束。
综上所述，借助于本发明提供的技术方案，通过根据e值的正负情况来对接收到的数据进行HARQ比特解合并后，再对数据进行比特解扰、比特解合并和解第二次速率匹配，能够减少占有的物理资源、提高数据的处理效率。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种比特解扰、比特解合并和解第二次速率匹配方法，其特征在于，包括：
终端接收数据流，所述数据流中包括多个数据；
在每个时钟内，通过根据e值判断是否对所述数据流进行解HARQ合并来确定进行比特解扰的数据；
根据所述确定的数据所对应的P值对该数据进行比特解扰；
对所述数据流中的所有数据进行比特解扰之后，对所述数据流进行去打孔速率匹配，其中，在重复的情况下进行重复数据的合并，若是打孔，不要处理，比特解扰之后直接输出；
其中，根据e值判断是否对所述数据流进行解HARQ合并的处理具体为：
在e＞0的情况下，确定对所述数据流进行解HARQ合并；
在e＜0的情况下，确定不对所述数据流进行解HARQ合并。
2.根据权利要求1所述的方法，其特征在于，在所述终端接收到数据流之前，所述方法还包括：
网络侧向所述终端发送数据流，并指示所述数据流为重传数据流或新数据流。
3.根据权利要求2所述的方法，其特征在于，在所述数据流是新数据流的情况下，在对所述数据流进行去打孔速率匹配之后，所述方法还包括：所述终端保存所述数据流。
4.根据权利要求2所述的方法，其特征在于，在所述数据流是重传数据流的情况下，在对所述数据流进行去打孔速率匹配之后，所述方法还包括：
所述终端读取出之前接收的与所述重传数据流对应的数据流，并将所述重传数据流与读取的所述数据流合并后保存。
5.一种比特解扰、比特解合并和解第二次速率匹配装置，其特征在于，包括：
接收模块，用于接收数据流，所述数据流中包括多个数据；
解HARQ合并模块，用于在每个时钟内，通过根据e值判断是否对所述数据流进行解HARQ合并来确定进行比特解扰的数据；
比特解扰模块，用于根据所述确定的数据所对应的P值对该数据进行比特解扰；
速率匹配模块，用于对所述数据流中的所有数据进行比特解扰之后，对所述数据流进行去打孔速率匹配，其中，在重复的情况下进行重复数据的合并，若是打孔，不要处理，比特解扰之后直接输出；
其中，根据e值判断是否对所述数据流进行解HARQ合并的处理具体为：
在e＞0的情况下，确定对所述数据流进行解HARQ合并；
在e＜0的情况下，确定不对所述数据流进行解HARQ合并。
6.根据权利要求5所述的装置，其特征在于，所述装置还包括：
判断模块，用于判断所述接收模块接收到的数据流是新数据流还是重传数据流。
7.根据权利要求6所述的装置，其特征在于，所述装置还包括：
保存模块，在所述判断模块判断所述数据流是新数据流的情况下，用于保存所述新数据流。
8.根据权利要求7所述的装置，其特征在于，在所述判断模块判断所述数据流是重传数据流的情况下，所述保存模块用于读取出之前接收的与所述重传数据流对应的数据流，并将所述重传数据流与读取的所述数据流合并后保存。
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