CN103915119B - 数据储存装置以及快闪存储器控制方法 - Google Patents

数据储存装置以及快闪存储器控制方法 Download PDF

Info

Publication number
CN103915119B
CN103915119B CN201410073637.3A CN201410073637A CN103915119B CN 103915119 B CN103915119 B CN 103915119B CN 201410073637 A CN201410073637 A CN 201410073637A CN 103915119 B CN103915119 B CN 103915119B
Authority
CN
China
Prior art keywords
flash memory
clock
mentioned
controller
high frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410073637.3A
Other languages
English (en)
Other versions
CN103915119A (zh
Inventor
蔡金印
赖义麟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW103104843A external-priority patent/TWI543189B/zh
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Publication of CN103915119A publication Critical patent/CN103915119A/zh
Application granted granted Critical
Publication of CN103915119B publication Critical patent/CN103915119B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本发明披露了一种数据储存装置以及快闪存储器控制方法。涉及以快闪存储器实现的数据储存装置的超频方法。耦接该快闪存储器的一控制器是以多种频率的测试用时钟信号测试该快闪存储器，以决定该快闪存储器所适用的时钟信号，使该快闪存储器根据所适用的时钟信号运作。一种实施方式决定出多个时钟候选为该快闪存储器所适用的时钟信号。这些时钟候选频率可不同，该快闪存储器可在这些时钟候选中切换操作，使得电磁干扰效应分散到多个频带。

Description

数据储存装置以及快闪存储器控制方法
技术领域
本发明涉及以快闪存储器实现的一种数据储存装置，还涉及一种快闪存储器的控制方法。
背景技术
现今数据储存装置常以快闪存储器(FLASH memory)为储存媒体，常用作：存储卡(memory card)、通用序列总线闪存装置(USB flash device)、固态硬碟(SSD)…等产品。另外有一种应用是采多芯片封装、将快闪存储器芯片与控制芯片包装在一起─称为嵌入式快闪存储器模块(eMMC)。
快闪存储器不只应用广泛，其容量还随着制造工艺技术发展显著提升。然而，如此大容量快闪存储器的制造工艺成品率不一定理想。当不理想的快闪存储器无法以原先预设最高频率的时钟信号(例如333MHz)进行操作，一般厂商通常只能降低标定支持的时钟信号的频率(例如300或266MHz)迫使这些快闪存储器的规格降低。
发明内容
本发明揭示一种以快闪存储器实现的数据储存装置，并且揭示一种快闪存储器的控制方法，其中提供了超频设计。
根据本发明一种实施方式所实现的一种数据储存装置包括一快闪存储器以及耦接该快闪存储器的一控制器。该控制器是以多种频率的测试用时钟信号测试该快闪存储器，以决定该快闪存储器所适用的时钟信号，使该快闪存储器根据所适用的时钟信号操作。
根据本发明一种实施方式所实现的快闪存储器控制方法包括以下步骤：以多种频率的测试用时钟信号测试一快闪存储器；根据上述多种频率的测试用时钟信号对该快闪存储器所作的测试的结果，决定该快闪存储器所适用的时钟信号；以及，令该快闪存储器根据所适用的时钟信号操作。
一种实施方式是决定出多个时钟候选为该快闪存储器所适用的时钟信号。这些时钟候选频率可不同。该快闪存储器可在这些时钟候选中切换操作，使得电磁干扰效应分散到多个频带。
基于上述，本发明提供一种数据储存装置以及快闪存储器控制方法，可对该数据储存装置进行超频测试，当超频测试成功时，可使快闪存储器以一特定时钟信号操作，此特定时钟信号的频率高于该快闪存储器标定支持的最高时钟信号的频率。
下文特举实施例，并结合附图详细说明本发明内容。
附图说明
图1为根据本发明一种实施方式所实现的一数据储存装置100；
图2以流程图根据本发明一种实施方式说明一快闪存储器的超频测试；
图3图解不同模式下的快闪存储器变频操作；以及
图4为流程图，根据本发明一种实施方式说明以上所介绍的「超频测试」以及「变频操作」如何安排于快闪存储器102的运作中。
附图符号说明
100～数据储存装置；
102～快闪存储器；
104～控制器；
106～主机；
BLK1、BLK2～区块；
S202…S224、S302…S320、S402…S406～步骤。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照本发明的权利要求界定。
图1为根据本发明一种实施方式所实现的一数据储存装置100，包括一快闪存储器102以及耦接该快闪存储器102的一控制器104。控制器104可根据主机106的要求，下达指令操作该快闪存储器102。如图所示的实施方式，快闪存储器102的储存空间划分为多个区块(blocks)BLK1、BLK2…等。各区块包括多页(pages)。一区块的空间需一并擦除(erase)方能释放作闲置区块使用。快闪存储器102的写入操作一般相较于读取操作复杂，是决定操作时钟的主要因素。
控制器104除了负责处理主机106与快闪存储器102之间的数据传输的外，还可对快闪存储器102作超频测试。当超频测试成功时，控制器104可控制快闪存储器102以一特定时钟信号操作，此特定时钟信号的频率高于该快闪存储器102标定支持的最高时钟信号的频率。举例而言，制造商在该快闪存储器102在出厂时会设定该快闪存储器102标定支持的最高频率时钟(例如为300MHz)。本发明的控制器104可对该快闪存储器102进行超频测试。当超频测试成功时，控制器104可控制快闪存储器102操作在高于该最高频时钟的一特定时钟信号(例如为333MHz)。在一种实施方式中，控制器104是以多种频率的测试用时钟信号测试该快闪存储器102，以决定该快闪存储器102所适用的时钟信号，使该快闪存储器102根据所适用的时钟信号操作。
在一实施例中，控制器104可通过一数据传输线耦接快闪存储器102。当控制器104以上述的多个测试用时钟信号其中之一时钟信号测试快闪存储器102时，该快闪存储器102可在该数据传输线上回应一回应信号。控制器104可根据此回应信号决定该时钟信号测是否为快闪存储器102所适用的时钟信号。在一种实施方式中，控制器104可藉由调整读取各测试用时钟信号对应的该回应信号的一取样时间点，自这些测试用时钟信号中决定出该快闪存储器102所适用的时钟信号。例如，提前或延迟该取样时间点，使该控制器104读取到正确的回应信号或回应信号的位错误率低于一特定值。当控制器104可读取正确或位错误率低于该特定值的回应信号时，则认定对应该回应信号的测试用时钟信号通过该超频测试。在一种实施方式中，控制器104由这些测试用时钟信号中具有最高频率的时钟信号开始对快闪存储器102进行超频测试。当最高频率的时钟信号无法通过该超频测试时，控制器104则可以这些测试用时钟信号中具有第二最高频率的时钟信号开始对快闪存储器102进行超频测试，并以此类推。也就是说，控制器104可由最高频的测试用时钟信号逐渐降频以测试该快闪存储器102。
控制器104与快闪存储器102的的数据传输线的驱动基于一组驱动参数。除了调整回应信号的取样时间点外，在前述的超频测试中，还可调整控制器104与该快闪存储器102之间的数据传输线的驱动参数。在一种实施方式中，控制器104还藉调整(例如增强或降低)该组驱动参数使得经上述数据传输线回应的的回应信号得以被该控制器104正确撷取。在另一种实施方式中，控制器104藉切换该快闪存储器102以单倍数据速率(SDR)操作，使得经上述数据传输线所回应的回应信号得以被该控制器104正确撷取。
图2以流程图根据本发明一种实施方式说明一快闪存储器的超频测试。步骤S202负责初始化控制器104与快闪存储器102间的数据传输线的驱动参数。步骤S204负责初始化时钟信号为最高频。步骤S206负责时钟信号的取样时间点初始化。步骤S208负责判断快闪存储器102在如此的时钟信号下是否正确运作；例如，写入测试数据，再将之读出时是否正确。在一种实施方式中，该测试数据可为一组预存于控制器104中的测试数据。倘若通过测试，流程进入步骤S210，决定该快闪存储器102所适用的时钟信号。
倘若步骤S208判定快闪存储器102无法正常运作，流程进入步骤S212，判断目前频率的测试用时钟信号是否所有取样时间点都被测试过。在一种实施方式中，设计有32种取样时间点供选择作测试。若尚有其他取样时间点待测试，流程进行步骤S214，变换取样时间点，继而再次进行步骤S208。
倘若步骤S212判定目前频率的时钟信号已经没有其他取样时间点待测试，流程进入步骤S216，判断时钟信号是否为最低频。若尚有更低频的时钟信号待测试，流程进行步骤S218，降频时钟信号，继而重新进行步骤S206。
倘若所有可测试的频率都测试过，流程进行步骤S220，判断是否有未使用过的数据传输线驱动参数设定。若是，流程进行步骤S222，调整或使用其他驱动参数设定，继而进行步骤S204。
倘若所有可供测试的驱动参数设定都不适用，则流程进行步骤S224，令该快闪存储器102自双倍数据速率(DDR)切换为单倍数据速率(SDR)操作，继而重新进行步骤S202。
藉由图2所示程序，快闪存储器102所适用的时钟信号的频率与取样时间点可被决定。此外，若有调整数据传输线驱动参数、或切换快闪存储器102为SDR模式的需求，也可藉图2所示的程序实现，配合最适用的时钟信号使快闪存储器102正确操作。
在某些实施方式中，快闪存储器102不同操作所适用的时钟信号可特别分开作超频测试获得。
在一种实施方式中，控制器104可由这些测试用时钟信号中决定出多个时钟候选为快闪存储器102所适用的时钟信号，使快闪存储器102于这些时钟候选中变频操作。例如，在决定快闪存储器102得以正确运作的一最高频时钟(以下称之CLK_Max)后，控制器104会降频找出快闪存储器102得以正确运作的一次高频时钟(以下称之CLK_Alt)。最高频时钟CLK_Max以及次高频时钟CLK_Alt可被作为快闪存储器102的时钟候选。快闪存储器102是在这些时钟候选(最高频时钟CLK_Max以及次高频时钟CLK_Alt)中切换操作。如此变频操作可使得电磁干扰(EMI)效应分散到多个频带。特别是，时钟候选数量不限于两个，也不限定是上述最高频时钟CLK_Max以及次高频时钟CLK_Alt；使用者可视需求设计。
时钟信号的变频操作可有多种模式。图3图解不同模式下的快闪存储器变频操作。
若步骤S302判定快闪存储器102是以模式1操作，则程序进行步骤S304，控制器104每下达一指令给该快闪存储器102即进行步骤S306切换该快闪存储器102所使用的时钟信号。例如，对应控制器104下达的第一笔指令，快闪存储器102是以最高频时钟CLK_Max操作；对应控制器104下达的第二笔指令，快闪存储器102是以次高频时钟CLK_Alt操作；对应控制器104下达的第三笔指令，快闪存储器102是以最高频时钟CLK_Max操作…以下类推。
若步骤S302判定快闪存储器102是以模式2操作，则程序进行步骤S308，判断控制器104下达指令类型。若为读取指令，流程进行步骤S310，令快闪存储器102以最高频时钟CLK_Max操作。若为写入指令，流程进行步骤S312，还判断是否前一次指令也是写入指令。若确定为连续发生的写入指令，则流程进行步骤S314，变频时钟信号，使快闪存储器102进行写入操作时是于上述最高频时钟CLK_Max以及上述次高频时钟CLK_Alt间切换动作。由于快闪存储器102的写入操作较读取操作耗时，故如此变频操作可有效避免电磁干扰(EMI)效应集中在特定频带。在一实施例中，若确定为非连续发生的写入指令，则流程进行步骤S315，令快闪存储器102以固定时钟信号操作。在一实施方式中，上述固定时钟信号为前述次高频时钟CLK_Alt。还有其他实施方式是令快闪存储器102于写入数据时固定降频以更低于上述次高频时钟CLK_Alt的时钟操作。
若步骤S302判定快闪存储器102以模式3操作，则程序进行步骤S316，判断控制器104所要求读写的数据类型。若是循序读写(sequential read/sequential write)，则程序进行步骤S318，控制该快闪存储器102使用上述最高频时钟CLK_Max。若是作离散数据的读写(random read/random write)，则程序进行步骤S320，令该快闪存储器102降频使用该次高频时钟CLK_Alt。由于快闪存储器102的离散数据的读写较循序读写复杂，故如此变频设计可有效避免电磁干扰(EMI)效应集中在特定频带。还有其他实施方式是令快闪存储器102于离散数据的读写时于上述最高频时钟CLK_Max以及上述次高频时钟CLK_Alt间切换动作，同样可达分散电磁干扰的目的。
图4为流程图，根据本发明一种实施方式说明以上所介绍的「超频测试」以及「变频操作」如何安排于快闪存储器102的运作中。快闪存储器102上电后，步骤S402负责将快闪存储器102初始化；厂商常态设定的时钟参数被写入该快闪存储器102内相关暂存器，使得快闪存储器102得以依照低标的时钟信号动作。步骤S404对快闪存储器102作超频测试(参考图2所示程序)，决定出合适该快闪存储器102的多个时钟候选。步骤S406是对快闪存储器102作变频操作(如图3的模式1、2或3)，使快闪存储器102于时钟候选中切换操作，使得电磁干扰(EMI)效应分散到多个频带。以上超频测试亦可使得操作时钟随着快闪存储器102老化问题动态调整。
上述实施方式所述的控制器104除了可为特别设计的芯片外，也可以运算单元与只读处理器(ROM)组合实现的。以上所揭示的技术步骤可以固件实现，相关程序码载于控制器内的只读存储器中，由控制器内的运算单元执行。此外，凡采用同样概念控制一快闪存储器的技术都属于本发明所欲保护的范围。本发明还涉及快闪存储器的控制方法，不限定以特定架构的控制器实现。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围的前提下，可做些许更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。

Claims (16)

1.一种数据储存装置，包括：
一快闪存储器；以及
一控制器，耦接该快闪存储器，该控制器以多种频率的测试用时钟信号测试该快闪存储器，以决定该快闪存储器所适用的时钟信号，使该快闪存储器根据所适用的时钟信号操作，
其中当该控制器以这些测试用时钟信号其中之一测试该快闪存储器时，该快闪存储器回应一回应信号；以及
该控制器藉由调整读取这些测试用时钟信号对应的上述回应信号的一取样时间点，自这些测试用时钟信号中决定出该快闪存储器所适用的时钟信号。
2.如权利要求1所述的数据储存装置，其中：
该控制器还由这些测试用时钟信号中决定出多个时钟候选作为该快闪存储器所适用的时钟信号，使该快闪存储器于这些时钟候选中作变频操作。
3.如权利要求2所述的数据储存装置，其中：
该控制器以该快闪存储器得以正确运作的一最高频时钟以及一次高频时钟为上述时钟候选；且
该控制器于每下达一指令给该快闪存储器时切换该快闪存储器所使用的时钟信号。
4.如权利要求2所述的数据储存装置，其中：
该控制器以该快闪存储器得以正确运作的一最高频时钟以及一次高频时钟为上述时钟候选；
该控制器于下达读取指令给该快闪存储器时控制该快闪存储器以上述最高频时钟操作；且
该控制器于下达写入指令给该快闪存储器时控制该快闪存储器以上述次高频时钟操作、或于上述最高频时钟以及上述次高频时钟间切换操作。
5.如权利要求2所述的数据储存装置，其中：
该控制器以该快闪存储器得以正确运作的一最高频时钟以及一次高频时钟为上述时钟候选；
该控制器于循序读写该快闪存储器时控制该快闪存储器以上述最高频时钟操作；且
该控制器于随机读写该快闪存储器时控制该快闪存储器以上述次高频时钟操作、或于上述最高频时钟以及上述次高频时钟间切换操作。
6.如权利要求1所述的数据储存装置，其中：
该控制器自最高频的测试用时钟信号逐渐降频以测试该快闪存储器。
7.如权利要求1所述的数据储存装置，其中：
该控制器与该快闪存储器之间的数据传输线的驱动基于一组驱动参数；且
当该控制器以这些测试用时钟信号其中之一测试该快闪存储器时，该控制器还调整该组驱动参数使得经上述数据传输线所传送的信号得以被该控制器正确撷取。
8.如权利要求1所述的数据储存装置，其中：
该控制器与该快闪存储器之间耦接有数据传输线；且
该控制器还藉切换该快闪存储器以单倍数据速率操作使得经上述数据传输线所传送的信号得以被该控制器正确撷取。
9.一种快闪存储器控制方法，包括：
以多种频率的测试用时钟信号测试一快闪存储器；
根据上述多种频率的测试用时钟信号对该快闪存储器所作的测试的结果，决定该快闪存储器所适用的时钟信号；
令该快闪存储器根据所适用的时钟信号操作，以及
当以这些测试用时钟信号其中之一测试该快闪存储器时，该快闪存储器回应一回应信号；以及
藉由调整读取这些测试用时钟信号对应的上述回应信号的一取样时间点，自这些测试用时钟信号中决定出该快闪存储器所适用的时钟信号。
10.如权利要求9所述的快闪存储器控制方法，还包括：
由这些测试用时钟信号中决定出多个时钟候选作为该快闪存储器所适用的时钟信号，使该快闪存储器于这些时钟候选中作变频操作。
11.如权利要求10所述的快闪存储器控制方法，其中：
该快闪存储器得以正确运作的一最高频时钟以及一次高频时钟作为上述时钟候选；且
该快闪存储器所使用的时钟信号于每有新指令时切换。
12.如权利要求10所述的快闪存储器控制方法，其中：
该快闪存储器得以正确运作的一最高频时钟以及一次高频时钟作为上述时钟候选；
作读取操作时，该快闪存储器以上述最高频时钟操作；且
作写入操作时，该快闪存储器以上述次高频时钟操作、或于上述最高频时钟以及上述次高频时钟间切换操作。
13.如权利要求10所述的快闪存储器控制方法，其中：
该快闪存储器得以正确运作的一最高频时钟以及一次高频时钟作为上述时钟候选；
循序读写该快闪存储器时，该快闪存储器以上述最高频时钟操作；且
随机读写该快闪存储器时，该快闪存储器以上述次高频时钟操作、或于上述最高频时钟以及上述次高频时钟间切换操作。
14.如权利要求9所述的快闪存储器控制方法，其中自最高频的测试用时钟信号逐渐降频以测试该快闪存储器。
15.如权利要求9所述的快闪存储器控制方法，还包括：
基于一组驱动参数驱动信号经由数据传输线传送至该快闪存储器；且
当以这些测试用时钟信号其中之一测试该快闪存储器时，调整上述该组驱动参数使得经上述数据传输线所传送的信号得以被正确撷取。
16.如权利要求9所述的快闪存储器控制方法，还包括：
经由数据传输线传送信号至该快闪存储器；且
藉切换该快闪存储器以单倍数据速率操作使得经上述数据传输线所传送的信号得以被该快闪存储器正确撷取。
CN201410073637.3A 2013-07-11 2014-03-03 数据储存装置以及快闪存储器控制方法 Active CN103915119B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361845065P 2013-07-11 2013-07-11
US61/845,065 2013-07-11
TW103104843A TWI543189B (zh) 2013-07-11 2014-02-14 資料儲存裝置以及快閃記憶體控制方法
TW103104843 2014-02-14

Publications (2)

Publication Number Publication Date
CN103915119A CN103915119A (zh) 2014-07-09
CN103915119B true CN103915119B (zh) 2017-02-15

Family

ID=51040738

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410073637.3A Active CN103915119B (zh) 2013-07-11 2014-03-03 数据储存装置以及快闪存储器控制方法

Country Status (2)

Country Link
US (1) US9318213B2 (zh)
CN (1) CN103915119B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI553641B (zh) * 2013-12-09 2016-10-11 慧榮科技股份有限公司 資料儲存裝置及其模式偵測方法
US9898218B2 (en) 2016-02-05 2018-02-20 International Business Machines Corporation Memory system with switchable operating bands
CN108268392B (zh) * 2016-12-30 2021-09-24 技嘉科技股份有限公司 记忆体超频方法及电脑装置
CN109243515A (zh) * 2018-07-20 2019-01-18 江苏华存电子科技有限公司 一种自动判断测试闪存数据速率的方法
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
US10852761B2 (en) 2018-12-13 2020-12-01 Ati Technologies Ulc Computing system with automated video memory overclocking
US11327551B2 (en) * 2019-02-14 2022-05-10 Micron Technology, Inc. Methods and apparatus for characterizing memory devices
US11256778B2 (en) 2019-02-14 2022-02-22 Micron Technology, Inc. Methods and apparatus for checking the results of characterized memory searches
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US12081672B2 (en) * 2019-09-17 2024-09-03 Micron Technology, Inc. Distributed ledger appliance and methods of use
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11262924B2 (en) * 2019-12-30 2022-03-01 Advanced Micro Devices, Inc. Automatic memory overclocking
US11726671B2 (en) * 2021-06-24 2023-08-15 Micron Technology, Inc. Memory access mode selection
US20240143445A1 (en) * 2022-10-27 2024-05-02 Advanced Micro Devices, Inc. Stability Testing for Memory Overclocking

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1176467A (zh) * 1996-09-03 1998-03-18 冲电气工业株式会社 一种测试半导体存储器件的方法及一种半导体存储器件
US7096137B2 (en) * 2002-12-02 2006-08-22 Silverbrook Research Pty Ltd Clock trim mechanism for onboard system clock
TWI349976B (en) * 2007-05-08 2011-10-01 Winbond Electronics Corp Clock frequency doubler method and apparatus for serial flash memory testing

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7415641B1 (en) 2003-11-05 2008-08-19 Virage Logic Corp. System and method for repairing a memory
US7502267B2 (en) * 2006-09-22 2009-03-10 Winbond Electronics Corporation Clock frequency doubler method and apparatus for serial flash testing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1176467A (zh) * 1996-09-03 1998-03-18 冲电气工业株式会社 一种测试半导体存储器件的方法及一种半导体存储器件
US7096137B2 (en) * 2002-12-02 2006-08-22 Silverbrook Research Pty Ltd Clock trim mechanism for onboard system clock
TWI349976B (en) * 2007-05-08 2011-10-01 Winbond Electronics Corp Clock frequency doubler method and apparatus for serial flash memory testing

Also Published As

Publication number Publication date
US20150016191A1 (en) 2015-01-15
CN103915119A (zh) 2014-07-09
US9318213B2 (en) 2016-04-19

Similar Documents

Publication Publication Date Title
CN103915119B (zh) 数据储存装置以及快闪存储器控制方法
EP2443556B1 (en) Parallel training of dynamic random access memory channel controllers
CN108228492B (zh) 一种多通道ddr交织控制方法及装置
US7779215B2 (en) Method and related apparatus for accessing memory
KR101626084B1 (ko) 멀티 칩 메모리 시스템 및 그것의 데이터 전송 방법
US6421274B1 (en) Semiconductor memory device and reading and writing method thereof
US10552047B2 (en) Memory system
US20090172213A1 (en) Command completion detection in a mass storage device
US10372379B2 (en) Command processing method and storage controller using the same
KR20170039451A (ko) 메모리 모듈 및 이를 포함하는 반도체 메모리 시스템
US20200202905A1 (en) Semiconductor apparatus and semiconductor system with training function
CN110892483B (zh) 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件
CN118212965A (zh) 存储器系统以及存储器芯片的控制方法
CN101515221A (zh) 一种读数据的方法、装置和系统
US11209985B2 (en) Input/output delay optimization method, electronic system and memory device using the same
CN101739367B (zh) 多类总线存储控制的方法与装置
TWI543189B (zh) 資料儲存裝置以及快閃記憶體控制方法
CN216250003U (zh) 一种闪存测试板及测试装置
US8909831B2 (en) Logic device
CN114627958A (zh) 一种存储设备的测试方法、装置、电子设备及可读介质
KR20110001587A (ko) 불휘발성 메모리 장치 및 이를 이용한 동작 방법
US20080133850A1 (en) Computer device with function of selectively redeploying one of memory modules as hard disc
US11636055B2 (en) Method and apparatus for performing access management of memory device in predetermined communications architecture with aid of flexible delay time control
US11893284B2 (en) Method, device and system for testing memory devices
KR102242957B1 (ko) 고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant