TWI543189B - 資料儲存裝置以及快閃記憶體控制方法 - Google Patents

Description

資料儲存裝置以及快閃記憶體控制方法

本發明係有關於以快閃記憶體實現的一種資料儲存裝置，亦有關於一種快閃記憶體之控制方法。

現今資料儲存裝置常以快閃記憶體(FLASH memory)為儲存媒體，常用作：記憶卡(memory card)、通用序列匯流排閃存裝置(USB flash device)、固態硬碟(SSD)…等產品。另外有一種應用是採多晶片封裝、將快閃記憶體晶片與控制晶片包裝在一起--稱為嵌入式快閃記憶體模組(eMMC)。

快閃記憶體不只應用廣泛，其容量更隨著製程技術發展顯著提升。然而，如此大容量快閃記憶體的製程良率不一定理想。不理想的快閃記憶體，一般廠商是內定以低時脈操作之。

本發明揭露一種以快閃記憶體實現的資料儲存裝置，並且揭露一種快閃記憶體的控制方法，其中提供了超頻設計。

根據本發明一種實施方式所實現的一種資料儲存裝置包括一快閃記憶體以及耦接該快閃記憶體的一控制器。該 控制器係以多種頻率的測試用時脈信號測試該快閃記憶體，以決定該快閃記憶體所適用的時脈信號，使該快閃記憶體根據所適用的時脈信號操作。

根據本發明一種實施方式所實現的快閃記憶體控制方法包括以下步驟：以多種頻率的測試用時脈信號測試一快閃記憶體；根據上述多種頻率的測試用時脈信號對該快閃記憶體所作的測試之結果，決定該快閃記憶體所適用的時脈信號；以及，令該快閃記憶體根據所適用的時脈信號操作。

一種實施方式係決定出多個時脈候選為該快閃記憶體所適用的時脈信號。該些時脈候選頻率可不同。該快閃記憶體可在該些時脈候選中切換操作，使得電磁干擾效應分散到多個頻帶。

下文特舉實施例，並配合所附圖式，詳細說明本發明內容。

100‧‧‧資料儲存裝置

102‧‧‧快閃記憶體

104‧‧‧控制器

106‧‧‧主機

BLK1、BLK2‧‧‧區塊

S202…S224、S302…S320、S402…S406‧‧‧步驟

第1圖為根據本發明一種實施方式所實現的一資料儲存裝置100；第2圖以流程圖根據本發明一種實施方式說明一快閃記憶體的超頻測試；第3圖圖解不同模式下的快閃記憶體變頻操作；第4圖為流程圖，根據本發明一種實施方式說明以上所介紹之「超頻測試」以及「變頻操作」如何安排於快閃記憶體102之運作中。

以下敘述列舉本發明的多種實施例。以下敘述介紹本發明的基本概念，且並非意圖限制本發明內容。實際發明範圍應依照申請專利範圍界定之。

第1圖為根據本發明一種實施方式所實現的一資料儲存裝置100，包括一快閃記憶體102以及耦接該快閃記憶體102的一控制器104。控制器104可根據主機106之要求，下達指令操作該快閃記憶體102。如圖所示之實施方式，快閃記憶體102之儲存空間係劃分為複數個區塊(blocks)BLK1、BLK2…等。各區塊包括複數頁(pages)。一區塊之空間需一併抹除(erase)方能釋放作閒置區塊使用。快閃記憶體102的寫入操作一般相較於讀取操作複雜，係決定操作時脈的主要因素。

控制器104除了負責處理主機106與快閃記憶體102之間的資料傳輸之外，更可對快閃記憶體102作超頻測試。當超頻測試成功時，控制器104可控制快閃記憶體102以一特定時脈信號操作，此特定時脈信號的頻率高於該快閃記憶體102表定支援的最高時脈信號的頻率。舉例而言，製造商在該快閃記憶體102在出廠時會設定該快閃記憶體102表定支援的最高頻率時脈(例如為300MHz)。本發明的控制器104可對該快閃記憶體102進行超頻測試。當超頻測試成功時，控制器104可控制快閃記憶體102操作在高於該最高頻時脈的一特定時脈信號(例如為333MHz)。在一種實施方式中，控制器104係以多種頻率的測試用時脈信號測試該快閃記憶體102，以決定該快閃記憶體102所適用的時脈信號，使該快閃記憶體102根據所適用的 時脈信號操作。

在一實施例中，控制器104可透過一資料傳輸線耦接快閃記憶體102。當控制器104以上述的多個測試用時脈信號其中之一時脈信號測試快閃記憶體102時，該快閃記憶體102可在該資料傳輸線上回應一回應信號。控制器104可根據此回應信號決定該時脈信號測是否為快閃記憶體102所適用的時脈信號。在一種實施方式中，控制器104可藉由調整讀取各測試用時脈信號對應的該回應信號的一取樣時間點，自該些測試用時脈信號中決定出該快閃記憶體102所適用的時脈信號。例如，提前或延遲該取樣時間點，使該控制器104讀取到正確的回應信號或回應信號的位元錯誤率低於一特定值。當控制器104可讀取正確或位元錯誤率低於該特定值的回應信號時，則認定對應該回應信號的測試用時脈信號通過該超頻測試。在一種實施方式中，控制器104由該些測試用時脈信號中具有最高頻率的時脈信號開始對快閃記憶體102進行超頻測試。當最高頻率的時脈信號無法通過該超頻測試時，控制器104則可以該些測試用時脈信號中具有第二最高頻率的時脈信號開始對快閃記憶體102進行超頻測試，並以此類推。也就是說，控制器104可由最高頻之測試用時脈信號逐漸降頻以測試該快閃記憶體102。

控制器104與快閃記憶體102之的資料傳輸線之驅動係基於一組驅動參數。除了調整回應信號的取樣時間點外，在前述的超頻測試中，還可調整控制器104與該快閃記憶體102之間的資料傳輸線之驅動參數。在一種實施方式中，控制器104更藉調整(例如增強或降低)該組驅動參數使得經上述資料傳輸 線回應的的回應信號得以被該控制器104正確擷取。在另一種實施方式中，控制器104係藉切換該快閃記憶體102以單倍數據速率(SDR)操作，使得經上述資料傳輸線所回應的回應信號得以被該控制器104正確擷取。

第2圖以流程圖根據本發明一種實施方式說明一快閃記憶體的超頻測試。步驟S202負責初始化控制器104與快閃記憶體102間的資料傳輸線之驅動參數。步驟S204負責初始化時脈信號為最高頻。步驟S206負責時脈信號之取樣時間點初始化。步驟S208負責判斷快閃記憶體102在如此之時脈信號下是否正確運作；例如，寫入測試資料，再將之讀出時是否正確。在一種實施方式中，該測試資料可為一組預存於控制器104中的測試資料。倘若通過測試，流程進入步驟S210，決定該快閃記憶體102所適用的時脈信號。

倘若步驟S208判定快閃記憶體102無法正常運作，流程進入步驟S212，判斷目前頻率之測試用時脈信號是否所有取樣時間點都被測試過。在一種實施方式中，係設計有32種取樣時間點供選擇作測試。若尚有其他取樣時間點待測試，流程進行步驟S214，變換取樣時間點，繼而再次進行步驟S208。

倘若步驟S212判定目前頻率之時脈信號已經沒有其他取樣時間點待測試，流程進入步驟S216，判斷時脈信號是否為最低頻。若尚有更低頻的時脈信號待測試，流程進行步驟S218，降頻時脈信號，繼而重新進行步驟S206。

倘若所有可測試的頻率都測試過，流程進行步驟S220，判斷是否有未使用過的資料傳輸線驅動參數設定。若 是，流程進行步驟S222，調整或使用其他驅動參數設定，繼而進行步驟S204。

倘若所有可供測試的驅動參數設定都不適用，則流程進行步驟S224，令該快閃記憶體102自雙倍數據速率(DDR)切換為單倍數據速率(SDR)操作，繼而重新進行步驟S202。

藉由第2圖所示程序，快閃記憶體102所適用的時脈信號之頻率與取樣時間點可被決定。此外，若有調整資料傳輸線驅動參數、或切換快閃記憶體102為SDR模式的需求，也可藉第2圖所示之程序達成，配合最適用的時脈信號使快閃記憶體102正確操作。

在某些實施方式中，快閃記憶體102不同操作所適用的時脈信號可特別分開作超頻測試獲得。

在一種實施方式中，控制器104可由該些測試用時脈信號中決定出多個時脈候選為快閃記憶體102所適用的時脈信號，使快閃記憶體102係於這些時脈候選中變頻操作。例如，在決定快閃記憶體102得以正確運作的一最高頻時脈(以下稱之CLK_Max)後，控制器104會降頻找出快閃記憶體102得以正確運作的一次高頻時脈(以下稱之CLK_Alt)。最高頻時脈CLK_Max以及次高頻時脈CLK_Alt可被作為快閃記憶體102的時脈候選。快閃記憶體102係在該些時脈候選(最高頻時脈CLK_Max以及次高頻時脈CLK_Alt)中切換操作。如此變頻操作可使得電磁干擾(EMI)效應分散到多個頻帶。特別是，時脈候選數量不限於兩個，也不限定是上述最高頻時脈CLK_Max以及次高頻時脈CLK_Alt；使用者可視需求設計之。

時脈信號之變頻操作可有多種模式。第3圖圖解不同模式下的快閃記憶體變頻操作。

若步驟S302判定快閃記憶體102係以模式1操作，則程序進行步驟S304，控制器104每下達一指令給該快閃記憶體102即進行步驟S306切換該快閃記憶體102所使用的時脈信號。例如，對應控制器104下達的第一筆指令，快閃記憶體102係以最高頻時脈CLK_Max操作；對應控制器104下達的第二筆指令，快閃記憶體102係以次高頻時脈CLK_Alt操作；對應控制器104下達的第三筆指令，快閃記憶體102係以最高頻時脈CLK_Max操作…以下類推。

若步驟S302判定快閃記憶體102係以模式2操作，則程序進行步驟S308，判斷控制器104下達指令類型。若為讀取指令，流程進行步驟S310，令快閃記憶體102以最高頻時脈CLK_Max操作。若為寫入指令，流程進行步驟S312，更判斷是否前一次指令也是寫入指令。若確定為連續發生的寫入指令，則流程進行步驟S314，變頻時脈信號，使快閃記憶體102進行寫入操作時係於上述最高頻時脈CLK_Max以及上述次高頻時脈CLK_Alt間切換動作。由於快閃記憶體102的寫入操作較讀取操作耗時，故如此變頻操作可有效避免電磁干擾(EMI)效應集中在特定頻帶。在一實施例中，若確定為非連續發生的寫入指令，則流程進行步驟S315，令快閃記憶體102以固定時脈信號操作。在一實施方式中，上述固定時脈信號為前述次高頻時脈CLK_Alt。更有其他實施方式是令快閃記憶體102於寫入資料時固定降頻以更低於上述次高頻時脈CLK_Alt的時脈操作。

若步驟S302判定快閃記憶體102係以模式3操作，則程序進行步驟S316，判斷控制器104所要求讀寫的資料類型。若是循序讀寫(sequential read/sequential write)，則程序進行步驟S318，控制該快閃記憶體102使用上述最高頻時脈CLK_Max。若是作離散資料之讀寫(random read/random write)，則程序進行步驟S320，令該快閃記憶體102降頻使用該次高頻時脈CLK_Alt。由於快閃記憶體102的離散資料之讀寫較循序讀寫複雜，故如此變頻設計可有效避免電磁干擾(EMI)效應集中在特定頻帶。更有其他實施方式是令快閃記憶體102於離散資料之讀寫時於上述最高頻時脈CLK_Max以及上述次高頻時脈CLK_Alt間切換動作，同樣可達分散電磁干擾的目的。

第4圖為流程圖，根據本發明一種實施方式說明以上所介紹之「超頻測試」以及「變頻操作」如何安排於快閃記憶體102之運作中。快閃記憶體102上電後，步驟S402負責將快閃記憶體102初始化；廠商常態設定的時脈參數被寫入該快閃記憶體102內相關暫存器，使得快閃記憶體102得以依照低標之時脈信號動作。步驟S404係對快閃記憶體102作超頻測試(參考第2圖所示程序)，決定出合適該快閃記憶體102的複數個時脈候選。步驟S406係對快閃記憶體102作變頻操作(如第3圖之模式1、2或3)，使快閃記憶體102於時脈候選中切換操作，使得電磁干擾(EMI)效應分散到多個頻帶。以上超頻測試亦可使得操作時脈隨著快閃記憶體102老化問題動態調整。

上述實施方式所述之控制器104除了可為特別設計之晶片外，也可以運算單元與唯讀處理器(ROM)組合實現 之。以上所揭露的技術步驟可以韌體實現，相關程式碼係載於控制器內的唯讀記憶體中，由控制器內的運算單元執行之。此外，凡採用同樣概念控制一快閃記憶體的技術都屬於本案所欲保護的範圍。本案更涉及快閃記憶體的控制方法，不限定以特定架構的控制器實現。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧資料儲存裝置

102‧‧‧快閃記憶體

104‧‧‧控制器

106‧‧‧主機

BLK1、BLK2‧‧‧區塊

Claims (16)

1. 一種資料儲存裝置，包括：一快閃記憶體；以及一控制器，耦接該快閃記憶體，該控制器以多種頻率的測試用時脈信號測試該快閃記憶體，以決定該快閃記憶體所適用的時脈信號，使該快閃記憶體係根據所適用的時脈信號操作，其中：當該控制器以該些測試用時脈信號其中之一測試該快閃記憶體時，該快閃記憶體係回應一回應信號；以及該控制器藉由調整讀取該些測試用時脈信號對應的上述回應信號的一取樣時間點，自該些測試用時脈信號中決定出該快閃記憶體所適用的時脈信號。
2. 如申請專利範圍第1項所述之資料儲存裝置，其中：該控制器更由該些測試用時脈信號中決定出多個時脈候選作為該快閃記憶體所適用的時脈信號，使該快閃記憶體係於該些時脈候選中作變頻操作。
3. 如申請專利範圍第2項所述之資料儲存裝置，其中：該控制器係以該快閃記憶體得以正確運作的一最高頻時脈以及一次高頻時脈為上述時脈候選；且該控制器係於每下達一指令給該快閃記憶體時切換該快閃記憶體所使用的時脈信號。
4. 如申請專利範圍第2項所述之資料儲存裝置，其中：該控制器係以該快閃記憶體得以正確運作的一最高頻時脈 以及一次高頻時脈為上述時脈候選；該控制器於下達讀取指令給該快閃記憶體時係控制該快閃記憶體以上述最高頻時脈操作；且該控制器於下達寫入指令給該快閃記憶體時係控制該快閃記憶體以上述次高頻時脈操作、或於上述最高頻時脈以及上述次高頻時脈間切換操作。
5. 如申請專利範圍第2項所述之資料儲存裝置，其中：該控制器係以該快閃記憶體得以正確運作的一最高頻時脈以及一次高頻時脈為上述時脈候選；該控制器於循序讀寫該快閃記憶體時係控制該快閃記憶體以上述最高頻時脈操作；且該控制器於隨機讀寫該快閃記憶體時係控制該快閃記憶體以上述次高頻時脈操作、或於上述最高頻時脈以及上述次高頻時脈間切換操作。
6. 如申請專利範圍第1項所述之資料儲存裝置，其中：該控制器係自最高頻之測試用時脈信號逐漸降頻以測試該快閃記憶體。
7. 如申請專利範圍第1項所述之資料儲存裝置，其中：該控制器與該快閃記憶體之間的資料傳輸線之驅動係基於一組驅動參數；且當該控制器以該些測試用時脈信號其中之一測試該快閃記憶體時，該控制器更調整該組驅動參數使得經上述資料傳輸線所傳送的信號得以被該控制器正確擷取。
8. 如申請專利範圍第1項所述之資料儲存裝置，其中： 該控制器與該快閃記憶體之間耦接有資料傳輸線；且該控制器更藉切換該快閃記憶體以單倍數據速率操作使得經上述資料傳輸線所傳送的信號得以被該控制器正確擷取。
9. 一種快閃記憶體控制方法，由與一快閃記憶體製作為一資料儲存裝置的一控制器控制該快閃記憶體，包括：以多種頻率的測試用時脈信號測試該快閃記憶體；根據上述多種頻率的測試用時脈信號對該快閃記憶體所作的測試之結果，決定該快閃記憶體所適用的時脈信號；令該快閃記憶體根據所適用的時脈信號操作；當以該些測試用時脈信號其中之一測試該快閃記憶體時，該快閃記憶體係回應一回應信號；以及藉由調整讀取該些測試用時脈信號對應的上述回應信號的一取樣時間點，自該些測試用時脈信號中決定出該快閃記憶體所適用的時脈信號。
10. 如申請專利範圍第9項所述之快閃記憶體控制方法，更包括：由該些測試用時脈信號中決定出多個時脈候選作為該快閃記憶體所適用的時脈信號，使該快閃記憶體係於該些時脈候選中作變頻操作。
11. 如申請專利範圍第10項所述之快閃記憶體控制方法，其中：該快閃記憶體得以正確運作的一最高頻時脈以及一次高頻時脈係作為上述時脈候選；且該快閃記憶體所使用的時脈信號係於每有新指令時切換。
12. 如申請專利範圍第10項所述之快閃記憶體控制方法，其中：該快閃記憶體得以正確運作的一最高頻時脈以及一次高頻時脈係作為上述時脈候選；作讀取操作時，該快閃記憶體係以上述最高頻時脈操作；且作寫入操作時，該快閃記憶體係以上述次高頻時脈操作、或於上述最高頻時脈以及上述次高頻時脈間切換操作。
13. 如申請專利範圍第10項所述之快閃記憶體控制方法，其中：該快閃記憶體得以正確運作的一最高頻時脈以及一次高頻時脈係作為上述時脈候選；循序讀寫該快閃記憶體時，該快閃記憶體係以上述最高頻時脈操作；且隨機讀寫該快閃記憶體時，該快閃記憶體係以上述次高頻時脈操作、或於上述最高頻時脈以及上述次高頻時脈間切換操作。
14. 如申請專利範圍第9項所述之快閃記憶體控制方法，其中係自最高頻之測試用時脈信號逐漸降頻以測試該快閃記憶體。
15. 如申請專利範圍第9項所述之快閃記憶體控制方法，更包括：基於一組驅動參數驅動信號經由資料傳輸線傳送至該快閃記憶體；且當以該些測試用時脈信號其中之一測試該快閃記憶體時，調整上述該組驅動參數使得經上述資料傳輸線所傳送的信 號得以被正確擷取。
16. 如申請專利範圍第9項所述之快閃記憶體控制方法，更包括：經由資料傳輸線傳送信號至該快閃記憶體；且藉切換該快閃記憶體以單倍數據速率操作使得經上述資料傳輸線所傳送的信號得以被該快閃記憶體正確擷取。