CN103903577B - 显示装置及其驱动方法、时序控制电路的数据处理及输出方法 - Google Patents

Abstract

本发明涉及一种显示装置及其驱动方法、时序控制电路的数据处理及输出方法。该显示装置包括时序控制电路、第一数据驱动电路、第二数据驱动电路及显示面板，该时序控制电路包括数据处理电路、第一编码器、第二编码器及嵌入式时钟控制器。该第一编码器输出第一初始训练数据、第一主体传输数据至该第一数据驱动电路。该第二编码器输出第二初始训练数据、第二主体传输数据至该第二数据驱动电路。该第一数据驱动电路依据该第一初始训练数据完成时钟训练后接收该第一主体传输数据。该第二数据驱动电路依据该第二初始训练数据完成时钟训练后接收该第二主体传输数据。该显示装置的电磁干扰较小。

Description

显示装置及其驱动方法、时序控制电路的数据处理及输出 方法

技术领域

本发明涉及一种显示装置及其驱动方法、时序控制电路的数据处理及输出方法。

背景技术

现有显示装置通常包括多个用于驱动显示面板的功能电路，如时序控制电路、数据驱动电路及扫描驱动电路，这些电路一般以集成电路芯片的方式存在。因驱动需要，功能电路之间需要进行数据传输，然而，由于各功能电路的工作频率固定并且较高，导致数据传输过程中存在较大的电磁干扰。特别对于嵌入式时钟数据点对点（Clock Embedded Pointto Point）传输的电路架构，由于工作频率较高，电磁干扰的现象更加严重。

发明内容

有鉴于此，有必要提供一种可改善电磁干扰的显示装置。

也有必要一种可改善电磁干扰的显示装置之驱动方法及一种可改善电磁干扰的时序控制电路的数据处理及输出方法。

有鉴于此，有必要提供一种可改善电磁干扰的显示装置。

有鉴于此，有必要提供一种可改善电磁干扰的显示装置之驱动方法。

有鉴于此，有必要提供一种可改善电磁干扰的时序控制电路的数据处理及输出方法。

一种显示装置，其包括时序控制电路、第一数据驱动电路、第二数据驱动电路及显示面板，该时序控制电路包括数据处理电路、第一编码器、第二编码器及嵌入式时钟控制器，该数据处理电路分别电连接该第一编码器、该第二编码器及该嵌入式时钟控制器，该嵌入式时钟控制器分别电连接该第一编码器及该第二编码器，该第一编码器还电连接该第一数据驱动电路，该第二编码器还电连接该第二数据驱动电路，该第一数据驱动电路及该第二数据驱动电路分别电连接该显示面板，该数据处理电路对外部电路提供的图像数据进行处理并输出第一数据信号至第一编码器以及输出第二数据信号至该第二编码器，该嵌入式时钟控制器依据一基准时钟信号产生频率不同的第一时钟信号及第二时钟信号，该第一编码器将该第一时钟信号嵌入该第一数据信号中并输出第一嵌入式时钟数据至该第一数据驱动电路，该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据，该第一数据驱动电路依据该第一初始训练数据完成第一时钟训练后以该第一时钟信号的频率工作并接收该第一主体传输数据，该第二编码器将该第二时钟信号嵌入该第二数据信号中并输出第二嵌入式时钟数据至该第二数据驱动电路，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据，该第二数据驱动电路依据该第二初始训练数据完成第二时钟训练后以该第二时钟信号的频率工作并接收该第二主体传输数据。

一种显示装置，其包括时序控制电路、第一数据驱动电路、第二数据驱动电路及显示面板，该时序控制电路包括数据处理电路、第一编码器、第二编码器及嵌入式时钟控制器，该数据处理电路分别电连接该第一编码器、该第二编码器及该嵌入式时钟控制器，该嵌入式时钟控制器分别电连接该第一编码器及该第二编码器，该第一编码器还电连接该第一数据驱动电路，该第二编码器还电连接该第二数据驱动电路，该第一数据驱动电路及该第二数据驱动电路分别电连接该显示面板，该数据处理电路对外部电路提供的图像数据进行处理输出数据信号，该嵌入式时钟控制器依据一基准时钟信号产生频率不同的第一时钟信号及第二时钟信号，该第一编码器接收第一时钟信号及第一时钟训练数据并将该第一时钟信号嵌入该第一时钟训练数据以及输出第一初始训练数据至该数据驱动电路，该第一数据驱动电路依据该第一初始训练数据将工作频率调整为该第一时钟信号对应的频率，进而该第一数据驱动电路以该第一时钟信号对应的频率自该时序控制电路接收数据信号；该第二编码器接收第二时钟信号及第二时钟训练数据并将该第二时钟信号嵌入该第二时钟训练数据以及输出第二初始训练数据至该数据驱动电路，该第二数据驱动电路依据该第二初始训练数据将工作频率调整为该第二时钟信号对应的频率，进而该第二数据驱动电路以该第二时钟信号对应的频率自该时序控制电路接收数据信号。

一种显示装置的驱动方法，该显示装置包括显示面板、第一数据驱动电路及第二数据驱动电路，该驱动方法包括：

接收图像数据并依据该图像数据产生第一数据信号及第二数据信号；

接收基准时钟信号并依据基准时钟信号产生频率不同的第一时钟信号及第二时钟信号；

将该第一时钟信号嵌入该第一数据信号中生成第一嵌入式时钟数据，其中该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据；

该第一数据驱动电路接收该第一初始训练数据完成第一时钟训练，从而该第一数据驱动电路以第一时钟信号的频率接收该第一主体传输数据；

将该第二时钟信号嵌入该第二数据信号中生成第二嵌入式时钟数据，其中，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据；

该第二数据驱动电路接收该第二初始训练数据完成第二时钟训练，从而该第二数据驱动电路以第二时钟信号的频率接收该第二主体传输数据；及

该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板。

一种显示装置的驱动方法，该显示装置包括第一数据驱动电路及第二数据驱动电路，该驱动方法包括：

提供第一初始训练数据及第一主体传输数据，其中，该第一初始训练数据中包括内嵌于数据中的第一时钟信号；

该第一数据驱动电路译码该第一初始训练数据并获得该第一时钟信号，该第一数据驱动电路再以该第一时钟信号的频率接收该第一主体传输数据；

提供第二初始训练数据及第二主体传输数据，其中，该第二初始训练数据中包括内嵌于数据中的第二时钟信号，该第二时钟信号的频率与该第一时钟信号的频率不同；

该第二数据驱动电路译码该第二初始训练数据并获得该第二时钟信号，该第二数据驱动电路再以该第二时钟信号的频率接收该第二主体传输数据；及

该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板。

一种显示装置的驱动方法，该显示装置包括第一数据驱动电路及第二数据驱动电路，该驱动方法包括：

提供第一初始训练数据及第一主体传输数据；

该第一数据驱动电路接收该第一初始训练数据完成第一时钟训练，从而该第一数据驱动电路以第一时钟信号的频率接收该第一主体传输数据；

提供第二初始训练数据及第二主体传输数据；

该第二数据驱动电路接收该第二初始训练数据完成第二时钟训练，从而该第二数据驱动电路以频率不同于第一时钟信号的第二时钟信号接收该第二主体传输数据；及

该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板。

一种时序控制电路的数据处理及输出方法，用于显示装置中，该时序控制电路包括第一输出端及第二输出端，该驱动方法包括如下步骤：

该第一输出端输出第一初始训练数据，其中该第一初始训练数据包括内嵌的第一时钟信号；

该第一输出端以第一时钟信号的频率输出第一主体传输数据；

该第二输出端输出第二初始训练数据，其中该第二初始训练数据包括内嵌的第二时钟信号；及

该第二输出端以第二时钟信号的频率输出第二主体传输数据。

与现有技术相比较，本发明的装置及方法中，该第一数据驱动电路通过提供第一初始训练数据完成第一时钟训练，从而以第一时钟信号的频率工作并接收该第一主体传输数据，以及该第二数据驱动电路通过提供第二初始训练数据完成第二时钟训练，从而以第二时钟信号的频率工作并接收该第二主体传输数据，使得两个数据驱动电路所需要的该第一主体传输数据及该第二主体传输数据可以以不同的频率传输，改善固定频率的传输方式导致的电磁干扰现象。

附图说明

图1是本发明显示装置一较佳实施方式的电路方框示意图。

图2及图3是本发明显示装置之驱动方法之流程图。

主要元件符号说明

显示装置　　　　　　10

时序控制电路　　　　11

第一数据驱动电路　　121

第二数据驱动电路　　122

第三数据驱动电路　　123

第四数据驱动电路　　124

显示面板　　　　　　13

数据处理电路　　　　110

第一编码器　　　　　114

第二编码器　　　　　115

第三编码器　　　　　116

第四编码器　　　　　117

嵌入式时钟控制器　　112

显示区　　　　　　　131、132、133、134

步骤　　　　　　　　S11至S17、S21至S31

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

请参阅图1，图1是本发明显示装置10一较佳实施方式的电路方框示意图。该显示装置10可以为液晶显示装置、有机电致发光显示装置等，其包括时序控制电路11、第一数据驱动电路121、第二数据驱动电路122、第三数据驱动电路123、第四数据驱动电路124、及显示面板13。该时序控制电路11包括数据处理电路110、第一编码器114、第二编码器115、第三编码器116、第四编码器117及嵌入式时钟控制器112。该显示面板13可以为液晶显示面板，其包括四个与该四个数据驱动电路一一对应的显示区131、132、133、134。在本实施例中，第一至第四显示区构成该显示面板13完整的显示区。可以理解，该显示装置10所含数据驱动电路的数量、编码器的数量以及相应地划分显示区的数量可根据需要变更，并不以本实施例中描述为限。

该数据处理电路110电连接该第一至第四编码器114-117及该嵌入式时钟控制器112。该嵌入式时钟控制器112电连接该第一编码器114、第二编码器115、第三编码器116及第四编码器117。该第一编码器114还电连接该第一数据驱动电路121，该第一数据驱动电路121电连接该显示面板13，用于输出驱动电压至该显示区131，此外，该第一数据驱动电路121还电连接该嵌入式时钟控制器112。该时序控制电路11与该第一数据驱动电路121之间的信号传输接口可以为内嵌式时钟点到点的传输接口（Clock Embedded Point to PointInterface）。该时序控制电路11可以为一集成电路芯片，该第一数据驱动电路121也可以为一集成电路芯片。

进一步地，该第二编码器115还电连接该第二数据驱动电路122，该第二数据驱动电路122电连接该显示面板13，用于输出驱动电压至该显示区132，此外，该第二数据驱动电路122还电连接该嵌入式时钟控制器112。该时序控制电路11与该第二数据驱动电路122之间的信号传输接口也可以为内嵌式时钟点到点的传输接口。该第二数据驱动电路122也可以为一集成电路芯片。

进一步地，该第三编码器116还电连接该第三数据驱动电路123，该第三数据驱动电路123电连接该显示面板13，用于输出驱动电压至该显示区133，此外，该第三数据驱动电路123还电连接该嵌入式时钟控制器112。该时序控制电路11与该第三数据驱动电路123之间的信号传输接口也可以为内嵌式时钟点到点的传输接口。该第三数据驱动电路123也可以为一集成电路芯片。

进一步地，该第四编码器117还电连接该第四数据驱动电路124，该第四数据驱动电路124电连接该显示面板13，用于输出驱动电压至该显示区134，此外，该第四数据驱动电路124还电连接该嵌入式时钟控制器112。该时序控制电路11与该第四数据驱动电路124之间的信号传输接口也可以为内嵌式时钟点到点的传输接口。该第四数据驱动电路124也可以为一集成电路芯片。

其中，该数据处理电路110接收外部电路（如：缩放控制器，Scale Controller）提供的图像数据并对该图像数据进行处理。具体地，该数据处理电路110可以对该图像数据进行译码得到基准时钟信号、第一数据信号、第二数据信号、第三数据信号、第四数据信号。并且，该数据处理电路110输出该基准时钟信号至该嵌入式时钟控制器112，以及输出该第一数据信号至该第一编码器114，输出该第二数据信号至该第二编码器115，输出该第三数据信号至该第三编码器116，输出该第四数据信号至该第四编码器117。其中，该第一数据信号、第二数据信号、第三数据信号、第四数据信号在时间上可以是同时被输出到该第一至第四编码器114、115、116、117的。

该嵌入式时钟控制器112接收该基准时钟信号，并依据该基准时钟信号产生第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号。其中，该第一时钟信号、该第二时钟信号、该第三时钟信号、该第四时钟信号的频率各不相同。定义该基准时钟信号的频率为f，优选地，该第一时钟信号、该第二时钟信号、该第三时钟信号、该第四时钟信号均在大于或等于f*90%但小于或等于f*110%的范围之内。

该嵌入式时钟控制器112还产生第一时钟训练（Clock Training）控制信号、第二时钟训练控制信号、第三时钟训练控制信号、及第四时钟训练控制信号。并且，该第一时钟信号及第一时钟训练控制信号被提供到该第一编码器114，该第二时钟信号及第二时钟训练控制信号被提供到该第二编码器115，该第三时钟信号及第三时钟训练控制信号被提供到该第三编码器116，该第四时钟信号及第四时钟训练控制信号被提供到该第四编码器117。

该第一编码器114将该第一时钟信号嵌入该第一数据信号得到第一嵌入式时钟数据，并将该第一嵌入式时钟数据提供到该第一数据驱动电路121。其中，该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据。该第一数据信号包括第一时钟训练数据及第一主体显示数据。具体地，该第一编码器114在该第一时钟训练控制信号的控制下，将该第一时钟信号嵌入该第一时钟训练数据得到该第一初始训练数据并输出至该第一数据驱动电路121。该第一数据驱动电路121接收该第一初始训练数据后进行译码以恢复该第一时钟信号与该第一时钟训练数据，其中，该第一数据驱动电路121可以包括用于时钟信号恢复（Clock Data Recovery, CDR）电路来完成上述译码与恢复。

进一步地讲，该第一数据驱动电路121可以通过时钟训练的方式得到并调整其工作频率为该第一时钟信号的频率，并将该第一时钟训练数据暂存。当该第一数据驱动电路121得到并调整其工作频率为该第一时钟信号的频率后(即完成第一时钟训练后)，该第一数据驱动电路121输出第一反馈信号至该嵌入式时钟控制器112。

该第二编码器115将该第二时钟信号嵌入该第二数据信号得到第二嵌入式时钟数据，并将该第二嵌入式时钟数据提供到该第二数据驱动电路122。其中，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据。该第二数据信号包括第二时钟训练数据及第二主体显示数据。具体地，该第二编码器115在该第二时钟训练控制信号的控制下，将该第二时钟信号嵌入该第二时钟训练数据得到该第二初始训练数据并输出至该第二数据驱动电路122。该第二数据驱动电路122接收该第二初始训练数据后进行译码以恢复该第二时钟信号与该第二时钟训练数据，其中，该第二数据驱动电路122可以包括用于时钟信号恢复电路来完成上述译码与恢复。

进一步地讲，该第二数据驱动电路122可以通过时钟训练的方式得到并调整其工作频率为该第二时钟信号的频率，并将该第二时钟训练数据暂存。当该第二数据驱动电路122得到并调整其工作频率为该第二时钟信号的频率后(即完成第二时钟训练后)，该第二数据驱动电路122输出第二反馈信号至该嵌入式时钟控制器112。

该第三编码器116将该第三时钟信号嵌入该第三数据信号得到第三嵌入式时钟数据，并将该第三嵌入式时钟数据提供到该第三数据驱动电路123。其中，该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据。该第三数据信号包括第三时钟训练数据及第三主体显示数据。具体地，该第三编码器116在该第三时钟训练控制信号的控制下，将该第三时钟信号嵌入该第三时钟训练数据得到该第三初始训练数据并输出至该第三数据驱动电路123。该第三数据驱动电路123接收该第三初始训练数据后进行译码以恢复该第三时钟信号与该第三时钟训练数据，其中，该第三数据驱动电路123可以包括用于时钟信号恢复电路来完成上述译码与恢复。

进一步地讲，该第三数据驱动电路123可以通过时钟训练的方式得到并调整其工作频率为该第一时钟信号的频率，并将该第一时钟训练数据暂存。当该第三数据驱动电路123得到并调整其工作频率为该第三时钟信号的频率后(即完成第三时钟训练后)，该第三数据驱动电路123输出第三反馈信号至该嵌入式时钟控制器112。

该第四编码器117将该第四时钟信号嵌入该第四数据信号得到第四嵌入式时钟数据，并将该第四嵌入式时钟数据提供到该第四数据驱动电路124。其中，该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据。该第四数据信号包括第四时钟训练数据及第四主体显示数据。具体地，该第四编码器117在该第四时钟训练控制信号的控制下，将该第四时钟信号嵌入该第四时钟训练数据得到该第四初始训练数据并输出至该第四数据驱动电路124。该第四数据驱动电路124接收该第四初始训练数据后进行译码以恢复该第四时钟信号与该第四时钟训练数据，其中，该第四数据驱动电路124可以包括用于时钟信号恢复电路来完成上述译码与恢复。

进一步地讲，该第四数据驱动电路124可以通过时钟训练的方式得到并调整其工作频率为该第四时钟信号的频率，并将该第四时钟训练数据暂存。当该第四数据驱动电路124得到并调整其工作频率为该第四时钟信号的频率后(即完成第四时钟训练后)，该第四数据驱动电路124输出第四反馈信号至该嵌入式时钟控制器112。

当该第一至第四反馈信号均提供至该嵌入式时钟控制器112后，该嵌入式时钟控制器112依据该第一至第四反馈信号停止输出该第一时钟训练控制信号至该第一编码器114以及停止输出该第二时钟训练控制信号至该第二编码器115，但继续输出该第一时钟信号至该第一编码器114及继续输出该第二时钟信号至该第二编码器115。该第一编码器114将该第一时钟信号嵌入该第一主体显示数据中生成该第一主体传输数据。该第二编码器115将该第二时钟信号嵌入该第二主体显示数据中生成该第二主体传输数据。同时，该嵌入式时钟控制器112也依据该第一至第四反馈信号停止输出该第三时钟训练控制信号至该第三编码器116及停止输出该第四时钟训练控制信号至该第四编码器117，但继续输出该第三时钟信号至该第三编码器116及继续输出该第四时钟信号至该第四编码器117，该第三编码器116将该第三时钟信号嵌入该第三主体显示数据中生成该第三主体传输数据。该第四编码器117将该第四时钟信号嵌入该第四主体显示数据中生成该第四主体传输数据。

进一步地，该第一编码器114输出该第一主体传输数据至该第一数据驱动电路121。进而，该第一数据驱动电路121以该第一时钟信号的频率接收该第一主体传输数据。该第二编码器115输出该第二主体传输数据至该第二数据驱动电路122。进而，该第二数据驱动电路122以该第二时钟信号的频率接收该第二主体传输数据。该第三编码器116并输出该第三主体传输数据至该第三数据驱动电路123。进而，该第三数据驱动电路123以该第三时钟信号的频率接收该第三主体传输数据。该第四编码器117输出该第四主体传输数据至该第四数据驱动电路124。进而，该第四数据驱动电路124以该第四时钟信号的频率接收该第四主体传输数据。其中，优选地，该第一至第四编码器114-117是同时输出该第一至第四主体传输数据，以使该第一至第四数据驱动电路121-124同时接收该第一至第四主体传输数据。

该第一数据驱动电路121接收该第一主体传输数据后，对该第一主体传输数据进行译码以恢复该第一时钟信号及该第一主体显示数据。此时恢复的第一时钟信号被利用来检测该第一主体显示数据的传输时序是否正确，如利用该第一时钟信号检测该第一主体显示数据的频率及相位是否有偏移，当有偏移时，执行频率及相位的校正。该第一主体显示数据也被该第一数据驱动电路121暂存。

该第二数据驱动电路122接收该第二主体传输数据后，对该第二主体传输数据进行译码以恢复该第二时钟信号及该第二主体显示数据。此时恢复的第二时钟信号被利用来检测该第二主体显示数据的传输时序是否正确，如利用该第二时钟信号检测该第二主体显示数据的频率及相位是否有偏移，当有偏移时，执行频率及相位的校正。该第二主体显示数据也被该第二数据驱动电路122暂存。

该第三数据驱动电路123接收该第三主体传输数据后，对该第三主体传输数据进行译码以恢复该第三时钟信号及该第三主体显示数据。此时恢复的第三时钟信号被利用来检测该第三主体显示数据的传输时序是否正确，如利用该第三时钟信号检测该第三主体显示数据的频率及相位是否有偏移，当有偏移时，执行频率及相位的校正。该第三主体显示数据也被该第三数据驱动电路123暂存。

该第四数据驱动电路124接收该第四主体传输数据后，对该第四主体传输数据进行译码以恢复该第四时钟信号及该第四主体显示数据。此时恢复的第四时钟信号被利用来检测该第四主体显示数据的传输时序是否正确，如利用该第四时钟信号检测该第四主体显示数据的频率及相位是否有偏移，当有偏移时，执行频率及相位的校正。该第四主体显示数据也被该第四数据驱动电路124暂存。

具体地，该第一数据驱动电路121可以将获得的第一时钟训练数据与该第一主体显示数据转换为灰阶电压，并按照一定时序将该灰阶电压施加到该显示面板13的显示区131上。该第二数据驱动电路122可以将获得的第二时钟训练数据与该第二主体显示数据转换为灰阶电压，并按照一定时序将该灰阶电压施加到该显示面板13的显示区132上。该第三数据驱动电路123可以将获得的第三时钟训练数据与该第三主体显示数据转换为灰阶电压，并按照一定时序将该灰阶电压施加到该显示面板13的显示区133上。该第四数据驱动电路124可以将获得的第四时钟训练数据与该第四主体显示数据转换为灰阶电压，并按照一定时序将该灰阶电压施加到该显示面板13的显示区134上。其中，该四个显示区131、132、133、134同时被施加灰阶电压。

该显示面板13的四个显示区均接收到灰阶电压从而进行画面显示。其中，该显示面板13包括显示每帧画面的正常显示时段及相邻两帧画面之间（或者说每帧画面前后）的空置时段，该第一、第二、第三及第四时钟训练数据均为对应该空置时段的数据，该第一、第二、第三及第四主体传输数据中的第一、第二、第三及第四主体显示数据均为对应该正常显示时段的数据。

与现有技术相比较，本发明显示装置10中，该第一数据驱动电路通过提供第一初始训练数据完成第一时钟训练，从而以第一时钟信号的频率工作并接收该第一主体传输数据，以及该第二数据驱动电路通过提供第二初始训练数据完成第二时钟训练，从而以第二时钟信号的频率工作并接收该第二主体传输数据，使得两个数据驱动电路所需要的该第一主体传输数据及该第二主体传输数据可以以不同的频率传输，改善固定频率的传输方式导致的电磁干扰现象。

可以理解，在图1所示的显示装置10的变更实施例中，该显示装置10可以包括第一及第二数据驱动电路121及122，不包括第三及第四数据驱动电路123及124；该时序控制电路11对应近包括第一及第二编码器114及115，不包括第三及第四编码器116及117；该显示面板13对应包括第一及第二显示区131及132，不包括第三及第四显示区133及134。其中，该变更实施例的可以对应面板尺寸较小的显示装置10。

另外，需要说明的是，在上述各个实施例中，基本地，该数据处理电路110对该图像数据进行处理时还可以译码得到水平同步信号及垂直同步信号等时序控制信号。该显示装置10可以进一步包括电连接于该时序控制电路与该显示面板之间的扫描驱动电路，该扫描驱动电路接收该时序控制信号（如垂直同步信号）并输出一系列扫描电压至该显示面板。每一数据驱动电路121、122、123、124还经由对应的编码器114、115、116、117接收该时序控制信号（如水平同步信号），用于控制该第一及第四数据驱动电路121、122、123、124施加到该显示面板13的驱动电压的时序。本段涉及内容大多为显示装置之基本显示原理，故本申请并未对此进行详细描述。

请参阅图2，图2是本发明显示装置的驱动方法第一实施方式的流程图。该驱动方法包括以下步骤。

步骤S11：接收图像数据并依据该图像数据产生第一数据信号及第二数据信号。其中该步骤S11可以由时序控制电路完成。

步骤S12：接收基准时钟信号并依据基准时钟信号产生频率不同的第一时钟信号及第二时钟信号。其中该步骤S12可以由时序控制电路完成。

步骤S13：将该第一时钟信号嵌入该第一数据信号中生成第一嵌入式时钟数据，其中该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据。其中该步骤S13可以由时序控制电路完成。

步骤S14：将该第二时钟信号嵌入该第二数据信号中生成第二嵌入式时钟数据，其中该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据。其中该步骤S14可以由时序控制电路完成。

步骤S15：该第一数据驱动电路接收该第一初始训练数据完成第一时钟训练，从而该第一数据驱动电路以第一时钟信号的频率接收该第一主体传输数据。

步骤S16：该第二数据驱动电路接收该第二初始训练数据完成第二时钟训练，从而该第二数据驱动电路以第二时钟信号的频率接收该第二主体传输数据。

步骤S17：该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板，从而驱动该显示面板显示画面。

具体来说，该步骤S12还可以包括：依据该图像数据得到该基准时钟信号。并且，定义该基准时钟信号的频率为f，该第一时钟信号及该第二时钟信号的频率均在大于或等于f*90%但小于或等于f*110%的范围之内。

该第一数据信号包括第一时钟训练数据及第一主体显示数据，该第二数据信号包括第二时钟训练数据及第二主体显示数据。该步骤S13还包括：提供第一时钟训练控制信号，在该第一时钟训练控制信号的控制下将该第一时钟信号嵌入该第一时钟训练数据中生成该第一初始训练数据。该步骤S14还包括：提供第二时钟训练控制信号，在该第二时钟训练控制信号的控制下将该第二时钟信号嵌入该第二时钟训练数据中生成该第二初始训练数据。

进一步地，该驱动方法还包括：在该第一时钟训练完成后，该第一数据驱动电路提供第一反馈信号；及在该第二时钟训练完成后，该第二数据驱动电路提供第二反馈信号，依据该第一及第二反馈信号输出该第二第一及主体传输数据。

该显示装置的画面显示包括显示每帧画面的正常显示时段及相邻两帧画面的空置时段，该第一时钟训练数据及该第二时钟训练数据为对应该空置时段的数据，该第一主体传输数据及该第二主体传输数据包括对应该正常显示时段的数据。

请参阅图3，图3是本发明显示装置的驱动方法第二实施方式的流程图。该显示装置包括第一、第二、第三及第四数据驱动电路。该驱动方法包括如下步骤：

步骤S21：接收图像数据并依据该图像数据产生第一数据信号、第二数据信号、第三数据信号及第四数据信号。其中该步骤S21可以由时序控制电路完成。

步骤S22：接收基准时钟信号并依据基准时钟信号产生频率不同的第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号。其中该步骤S22可以由时序控制电路完成。

步骤S23：将该第一时钟信号嵌入该第一数据信号中生成第一嵌入式时钟数据，其中该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据。其中该步骤S23可以由时序控制电路完成。

步骤S24：将该第二时钟信号嵌入该第二数据信号中生成第二嵌入式时钟数据，其中该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据。其中该步骤S24可以由时序控制电路完成。

步骤S25：将该第三时钟信号嵌入该第三数据信号中生成第三嵌入式时钟数据，其中该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据。其中该步骤S25可以由时序控制电路完成。

步骤S26：将该第四时钟信号嵌入该第四数据信号中生成第四嵌入式时钟数据，其中该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据。其中该步骤S26可以由时序控制电路完成。

步骤S27：该第一数据驱动电路接收该第一初始训练数据完成第一时钟训练，从而该第一数据驱动电路以第一时钟信号的频率接收该第一主体传输数据。

步骤S28：该第二数据驱动电路接收该第二初始训练数据完成第二时钟训练，从而该第二数据驱动电路以第二时钟信号的频率接收该第二主体传输数据。

步骤S29：该第三数据驱动电路接收该第三初始训练数据完成第三时钟训练，从而该第三数据驱动电路以第三时钟信号的频率接收该第三主体传输数据。

步骤S30：该第四数据驱动电路接收该第四初始训练数据完成第四时钟训练，从而该第四数据驱动电路以第四时钟信号的频率接收该第四主体传输数据。

步骤S31：该第一、第二、第三及第四数据驱动电路依据该第一、第二、第三及第四主体传输数据输出驱动电压至该显示面板，从而驱动该显示面板显示画面。

具体来说，该步骤S22还可以包括：依据该图像数据得到该基准时钟信号。定义该基准时钟信号的频率为f，该第一、第二、第三及第四时钟信号的频率均在大于或等于f*90%但小于或等于f*110%的范围之内。其中，该第一至第四时钟信号的频率各不相同。

该第一数据信号包括第一时钟训练数据及第一主体显示数据，该第二数据信号包括第二时钟训练数据及第二主体显示数据，该第三数据信号包括第三时钟训练数据及第三主体显示数据，该第四数据信号包括第四时钟训练数据及第四主体显示数据。

该步骤S23还包括：提供第一时钟训练控制信号，在该第一时钟训练控制信号的控制下将该第一时钟信号嵌入该第一时钟训练数据中生成该第一初始训练数据。该步骤S24还包括：提供第二时钟训练控制信号，在该第二时钟训练控制信号的控制下将该第二时钟信号嵌入该第二时钟训练数据中生成该第二初始训练数据。该步骤S25还包括：提供第三时钟训练控制信号，在该第三时钟训练控制信号的控制下将该第三时钟信号嵌入该第三时钟训练数据中生成该第三初始训练数据。该步骤S26还包括：提供第四时钟训练控制信号，在该第四时钟训练控制信号的控制下将该第四时钟信号嵌入该第四时钟训练数据中生成该第四初始训练数据。

进一步地，该驱动方法还包括：在该第一时钟训练完成后，该第一数据驱动电路提供第一反馈信号；在该第二时钟训练完成后，该第二数据驱动电路提供第二反馈信号；在该第三时钟训练完成后，该第三数据驱动电路提供第三反馈信号；及在该第四时钟训练完成后，该第四数据驱动电路提供第四反馈信号，依据该第一至第四反馈信号输出该第一至第四主体传输数据。

该显示装置的画面显示包括显示每帧画面的正常显示时段及相邻两帧画面的空置时段，该第一、第二、第三及第四时钟训练数据为对应该空置时段的数据，该第一、第二、第三及第四主体传输数据包括对应该正常显示时段的数据。

Claims (21)

1.一种显示装置，其包括时序控制电路、第一数据驱动电路、第二数据驱动电路及显示面板，其特征在于：该时序控制电路包括数据处理电路、第一编码器、第二编码器及嵌入式时钟控制器，该数据处理电路分别电连接该第一编码器、该第二编码器及该嵌入式时钟控制器，该嵌入式时钟控制器分别电连接该第一编码器及该第二编码器，该第一编码器还电连接该第一数据驱动电路，该第二编码器还电连接该第二数据驱动电路，该第一数据驱动电路及该第二数据驱动电路分别电连接该显示面板，该数据处理电路对外部电路提供的图像数据进行处理并输出第一数据信号至第一编码器以及输出第二数据信号至该第二编码器，该嵌入式时钟控制器依据一基准时钟信号产生频率不同的第一时钟信号及第二时钟信号，该第一编码器将该第一时钟信号嵌入该第一数据信号中并输出第一嵌入式时钟数据至该第一数据驱动电路，该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据，该第一数据驱动电路依据该第一初始训练数据完成第一时钟训练后以该第一时钟信号的频率工作并接收该第一主体传输数据，该第二编码器将该第二时钟信号嵌入该第二数据信号中并输出第二嵌入式时钟数据至该第二数据驱动电路，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据，该第二数据驱动电路依据该第二初始训练数据完成第二时钟训练后以该第二时钟信号的频率工作并接收该第二主体传输数据。

2.如权利要求1所述的显示装置，其特征在于：该第一数据信号包括第一时钟训练数据及第一主体显示数据，该嵌入式时钟控制器还输出第一时钟训练控制信号至该第一编码器，该第一编码器在该第一时钟训练控制信号的控制下将该第一时钟信号嵌入该第一时钟训练数据中生成该第一初始训练数据，该第一编码器还在该第一数据驱动电路完成该第一时钟训练后将该第一时钟信号嵌入该第一主体显示数据中生成该第一主体传输数据，该第一数据驱动电路对该第一初始训练数据译码来获取该第一时钟信号及完成该第一时钟训练，从而依据该第一时钟信号的频率接收该第一主体传输数据。

3.如权利要求2所述的显示装置，其特征在于：该第二数据信号包括第二时钟训练数据及第二主体显示数据，该嵌入式时钟控制器还输出第二时钟训练控制信号至该第二编码器，该第二编码器在该第二时钟训练控制信号的控制下将该第二时钟信号嵌入该第二时钟训练数据中生成该第二初始训练数据，该第二编码器还在该第二数据驱动电路完成时钟训练后将该第二时钟信号嵌入该第二主体显示数据中生成该第二主体传输数据，该第二数据驱动电路对该第二初始训练数据译码并获取该第二时钟信号以完成该第二时钟训练，从而依据该第二时钟信号的频率接收该第二主体传输数据。

4.如权利要求3所述的显示装置，其特征在于：该第一数据驱动电路在完成该第一时钟训练后，输出第一反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器控制该第一编码器输出该第一主体传输数据；该第二数据驱动电路在完成该第二时钟训练后，输出第二反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器依据该第二反馈信号控制该第二编码器输出该第二主体传输数据。

5.如权利要求4所述的显示装置，其特征在于：该第一数据驱动电路在完成该第一时钟训练后，输出第一反馈信号至该嵌入式时钟控制器；该第二数据驱动电路在完成该第二时钟训练后，输出第二反馈信号至该嵌入式时钟控制器，该嵌入式时钟控制器依据该第一及第二反馈信号控制该编码器输出该第一主体传输数据及该第二主体传输数据。

6.如权利要求1所述的显示装置，其特征在于：该数据处理电路还对外部电路提供的图像数据进行处理从而产生并输出基准时钟信号至该嵌入式时钟控制器。

7.如权利要求1至6任意一项所述的显示装置，其特征在于：该显示装置还包括第三数据驱动电路及第四数据驱动电路，该时序控制电路还包括第三编码器及第四编码器，该第三编码器连接该数据处理电路、该嵌入式时钟控制器及该第三数据驱动电路，该数据处理电路还进一步对外部电路提供的图像数据进行处理并输出第三数据信号及第四数据信号，该第三数据信号被提供到该第三编码器，该第四数据信号被提供到该第四编码器，该嵌入式时钟控制器依据该基准时钟信号还产生第三时钟信号及第四时钟信号，该第一、第二、第三及第四时钟信号的频率各不相同，该第三编码器还将该第三时钟信号嵌入该第三数据信号中并输出第三嵌入式时钟数据至该第三数据驱动电路，该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据，该第三数据驱动电路依据该第三初始训练数据完成第三时钟训练后以该第三时钟信号的频率接收该第三主体传输数据，该第四编码器将该第四时钟信号嵌入该第四数据信号中并输出第四嵌入式时钟数据至该第四数据驱动电路，该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据，进而该第四数据驱动电路依据该第四初始训练数据完成第四时钟训练后以该第四时钟信号的频率接收该第四主体传输数据。

8.如权利要求7所述的显示装置，其特征在于：该显示面板包括显示每帧画面的正常显示时段及相邻两帧画面的空置时段；该第三时钟训练数据及该第四时钟训练数据均包括对应该空置时段的数据，该第三主体传输数据及该第四主体传输数据均包括对应该正常显示时段的数据，该第一、第二、第三及第四主体传输数据为该显示面板的四个显示区域的画面数据。

9.如权利要求1所述的显示装置，其特征在于：定义该基准时钟信号的频率为f，该第一时钟信号及该第二时钟信号的频率均在大于或等于f*90％但小于或等于f*110％的范围之内。

10.一种显示装置，其包括时序控制电路、第一数据驱动电路、第二数据驱动电路及显示面板，该时序控制电路包括数据处理电路、第一编码器、第二编码器及嵌入式时钟控制器，该数据处理电路分别电连接该第一编码器、该第二编码器及该嵌入式时钟控制器，该嵌入式时钟控制器分别电连接该第一编码器及该第二编码器，该第一编码器还电连接该第一数据驱动电路，该第二编码器还电连接该第二数据驱动电路，该第一数据驱动电路及该第二数据驱动电路分别电连接该显示面板，该数据处理电路对外部电路提供的图像数据进行处理输出数据信号，该嵌入式时钟控制器依据一基准时钟信号产生频率不同的第一时钟信号及第二时钟信号，该第一编码器接收第一时钟信号及第一时钟训练数据并将该第一时钟信号嵌入该第一时钟训练数据以及输出第一初始训练数据至该数据驱动电路，该第一数据驱动电路依据该第一初始训练数据将工作频率调整为该第一时钟信号对应的频率，进而该第一数据驱动电路以该第一时钟信号对应的频率自该时序控制电路接收数据信号；该第二编码器接收第二时钟信号及第二时钟训练数据并将该第二时钟信号嵌入该第二时钟训练数据以及输出第二初始训练数据至该数据驱动电路，该第二数据驱动电路依据该第二初始训练数据将工作频率调整为该第二时钟信号对应的频率，进而该第二数据驱动电路以该第二时钟信号对应的频率自该时序控制电路接收数据信号。

11.一种显示装置的驱动方法，该显示装置包括显示面板、第一数据驱动电路及第二数据驱动电路，该驱动方法包括：

接收图像数据并依据该图像数据产生第一数据信号及第二数据信号；

接收基准时钟信号并依据基准时钟信号产生频率不同的第一时钟信号及第二时钟信号；

将该第一时钟信号嵌入该第一数据信号中生成第一嵌入式时钟数据，其中该第一嵌入式时钟数据包括第一初始训练数据及第一主体传输数据；

该第一数据驱动电路接收该第一初始训练数据完成第一时钟训练，从而该第一数据驱动电路以第一时钟信号的频率接收该第一主体传输数据；

将该第二时钟信号嵌入该第二数据信号中生成第二嵌入式时钟数据，其中，该第二嵌入式时钟数据包括第二初始训练数据及第二主体传输数据；

该第二数据驱动电路接收该第二初始训练数据完成第二时钟训练，从而该第二数据驱动电路以第二时钟信号的频率接收该第二主体传输数据；及

该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板。

12.如权利要求11所述的驱动方法，其特征在于：该第一数据信号包括第一时钟训练数据及第一主体显示数据，该第二数据信号包括第二时钟训练数据及第二主体显示数据，该驱动方法还包括：提供第一时钟训练控制信号，在该第一时钟训练控制信号的控制下将该第一时钟信号嵌入该第一时钟训练数据中生成该第一初始训练数据；及提供第二时钟训练控制信号，在该第二时钟训练控制信号的控制下将该第二时钟信号嵌入该第二时钟训练数据中生成该第二初始训练数据。

13.如权利要求12所述的驱动方法，其特征在于：该驱动方法还包括：在该第一时钟训练完成后，提供第一反馈信号；在该第二时钟训练完成后，提供第二反馈信号，依据该第一及第二反馈信号输出该第一及第二主体传输数据。

14.如权利要求11所述的驱动方法，其特征在于：画面显示包括显示每帧画面的正常显示时段及相邻两帧画面的空置时段，该第一时钟训练数据及该第二时钟训练数据为对应该空置时段的数据，该第一主体传输数据及该第二主体传输数据包括对应该正常显示时段的数据。

15.如权利要求11所述的驱动方法，其特征在于：该驱动方法还包括：依据该图像数据得到该基准时钟信号。

16.如权利要求11至15任意一项所述的驱动方法，该显示装置还包括第三数据驱动电路及第四数据驱动电路，其特征在于：该驱动方法还包括：

依据该图像数据产生第三数据信号及第四数据信号；

依据该基准时钟信号产生频率不同的第三时钟信号及第四时钟信号；

将该第三时钟信号嵌入该第三数据信号中生成第三嵌入式时钟数据，其中该第三嵌入式时钟数据包括第三初始训练数据及第三主体传输数据；

该第三数据驱动电路接收该第三初始训练数据完成第三时钟训练，从而该第三数据驱动电路以第三时钟信号的频率接收该第三主体传输数据；

将该第四时钟信号嵌入该第四数据信号中生成第四嵌入式时钟数据，其中，该第四嵌入式时钟数据包括第四初始训练数据及第四主体传输数据；

该第四数据驱动电路接收该第四初始训练数据完成第四时钟训练，从而该第四数据驱动电路以第四时钟信号的频率接收该第四主体传输数据；及

该第三及第四数据驱动电路依据该第三及第四主体传输数据输出驱动电压至该显示面板。

17.如权利要求16所述的驱动方法，其特征在于：该第三时钟训练数据及该第四时钟训练数据为对应该显示面板相邻两帧画面的空置时段的数据，该第三主体传输数据及该第四主体传输数据为对应该显示面板每帧画面的正常显示时段的数据。

18.如权利要求11所述的驱动方法，其特征在于：定义该基准时钟信号的频率为f，该第一时钟信号及该第二时钟信号的频率均在大于或等于f*90％但小于或等于f*110％的范围之内。

19.一种显示装置的驱动方法，该显示装置包括显示面板、第一数据驱动电路及第二数据驱动电路，该驱动方法包括：

提供第一初始训练数据及第一主体传输数据，其中，该第一初始训练数据中包括内嵌于数据中的第一时钟信号；

该第一数据驱动电路译码该第一初始训练数据并获得该第一时钟信号，该第一数据驱动电路再以该第一时钟信号的频率接收该第一主体传输数据；

提供第二初始训练数据及第二主体传输数据，其中，该第二初始训练数据中包括内嵌于数据中的第二时钟信号，该第二时钟信号的频率与该第一时钟信号的频率不同；

该第二数据驱动电路译码该第二初始训练数据并获得该第二时钟信号，该第二数据驱动电路再以该第二时钟信号的频率接收该第二主体传输数据；及

该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板。

20.一种显示装置的驱动方法，该显示装置包括显示面板、第一数据驱动电路及第二数据驱动电路，该驱动方法包括：

提供第一初始训练数据及第一主体传输数据；

该第一数据驱动电路接收该第一初始训练数据完成第一时钟训练，从而该第一数据驱动电路以第一时钟信号的频率接收该第一主体传输数据；

提供第二初始训练数据及第二主体传输数据；

该第二数据驱动电路接收该第二初始训练数据完成第二时钟训练，从而该第二数据驱动电路以频率不同于第一时钟信号的第二时钟信号接收该第二主体传输数据；及

该第一及第二数据驱动电路依据该第一及第二主体传输数据输出驱动电压至该显示面板。

21.一种时序控制电路的数据处理及输出方法，用于显示装置中，该时序控制电路包括第一输出端及第二输出端，该时序控制电路的数据处理及输出方法包括如下步骤：

该第一输出端输出第一初始训练数据，其中该第一初始训练数据包括内嵌的第一时钟信号；

该第一输出端以第一时钟信号的频率输出第一主体传输数据；

该第二输出端输出第二初始训练数据，其中该第二初始训练数据包括内嵌的第二时钟信号；及

该第二输出端以第二时钟信号的频率输出第二主体传输数据。