CN103871923A - 监测ipd衬底阻值的结构 - Google Patents

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Abstract

本发明提出了一种监测IPD衬底阻值的结构包括多个芯片单元和至少一个电感，芯片单元之间形成横向及竖向切割道，电感同时形成于横向及竖向切割道上，并包围芯片单元，与芯片单元电学隔离。利用横向和竖向切割道形成电感，使电感包围芯片单元，能够在不增加切割道面积及影响客户产品的情况下，增加电感所包围的面积，从而提高形成电感的Q值，进而提高IPD衬底阻值的监控精度。

Description

监测IPD衬底阻值的结构
技术领域
本发明涉及半导体制造领域，尤其涉及一种监测IPD衬底阻值的结构。
背景技术
技术上射频（RF）电路的情形使用了大量的集成无源器件（Integrated PassiveDevice，IPD）。许多这样的电路用于手提无线产品等。因此，在RF器件技术中集成无源器件也愈加趋于小型化。
随着技术的发展，IPD整合被动器件制作在高阻值衬底上，而衬底的阻值决定了最终产品的性能。由于整个器件并没有通孔连线，因此无法直接量测衬底的阻值。
由于电感线圈中的电流所产生的磁场将一部分能量耦合到衬底中形成电流消耗，因此，衬底的阻值大小能够影响电感Q值的大小。因此，能够通过量测IPD中电感Q值的方法来监控衬底的阻值。现有技术中，通常在切割道（Scribeline）上形成电感，用以对衬底阻值进行监测。
请参考图1，图1为现有技术中监测IPD衬底阻值的结构，现有技术的测试结构都是一维排列，即在切割道上形成有多个芯片单元10，在所述芯片单元10之间有多个切割道，在切割道上横向或竖向摆放电感20，所述芯片单元10和电感20隔离，由于切割道的宽度有限（相邻芯片单元10之间的距离），电感只能沿着切割道在横向或竖向上增加面积，形成一扁平状电感。然而，随着工艺的进一步提高，所述切割道的尺寸也在持续缩小，造成现有技术中形成的电感10所包围的面积越来越小。公知地，表征电感性能的品质因子Q值与L/R成正比，其中L表示电感感值，R表示电感线圈阻值，电感的感值L与金属线圈所围面积成正比，而电感的阻值R与所围线圈的周长成正比，面积越小则L/R的比值越小，现有技术中的切割道上的扁平状电感10的面积与周长比显然较低，而切割道面积的进一步缩小会使得电感10的面积进一步缩小，这两者都会导致电感10的Q值较小，Q值过小的电感10会导致测量精度以及可靠性下降等问题。若通过专门的曝光形成较大面积的电感，会造成客户的产品面积减小，不利于生产。因此，上述问题有待于本领域技术人员解决。
发明内容
本发明的目的在于提供一种监测IPD衬底阻值的结构，在不增加切割道面积及影响客户产品的情况下，同时利用横向和竖向切割道的二维特性形成测试电感结构，提高形成电感的Q值以提高IPD衬底的监控精度。
为了实现上述目的，本发明提出了一种监测IPD衬底阻值的结构，包括多个芯片单元和至少一个电感，其中，所述芯片单元之间形成横向及竖向切割道，电感同时形成于所述横向及竖向切割道上，所述电感包围所述芯片单元，并与所述芯片单元电学隔离。
进一步的，所述电感包围一个所述芯片单元。
进一步的，所述电感包围多个所述芯片单元。
进一步的，所述电感为平面螺旋线圈。
进一步的，所述电感为正方形或者长方形。
与现有技术相比，本发明的有益效果主要体现在：利用横向和竖向切割道形成电感，使电感包围芯片单元，能够在不增加切割道面积及影响客户产品的情况下，增加电感所包围的面积，从而提高形成电感的Q值，进而提高IPD衬底阻值的监控精度。
附图说明
图1为现有技术中监测IPD衬底阻值的结构示意图；
图2为本发明实施例一中监测IPD衬底阻值的结构示意图；
图3为本发明实施例二中监测IPD衬底阻值的结构示意图。
具体实施方式
下面将结合示意图对本发明的监测IPD衬底阻值的结构进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
请参考图2，在本实施例中，提出了一种监测IPD衬底阻值的结构，包括多个芯片单元100和至少一个电感200，其中，所述芯片单元100之间形成横向及竖向切割道，所述电感200同时形成于所述横向及竖向切割道上，使所述电感200包围所述芯片单元100，并与所述芯片单元100电学隔离。
在本实施例中，所述电感200可以为多个，每一个所述电感200均包围一个所述芯片单元100，如图2所示。
在本实施例中，由于所述电感200包围所述芯片单元100，突破了常规设计，利用切割道的四周增加了电感200所包围的面积，并且不增加切割道的面积，也不会占用额外的器件面积。由于电感200包围面积的增加，会增加电感200的感值和电感线圈阻值的比例L/R，由于电感200的Q值与所述电感200的感值L/R成正比，因此，电感200包围面积的增加会增加L/R，进而增加电感200的Q值，从而便于对所述电感200的Q值进行监测，提高检测精度，有利于监测衬底的阻值。
在本实施例中，所述电感200为平面螺旋线圈，可以为正方形或者长方形的螺旋线圈。
实施例二
请参考图3，在本实施例中，提出的监测IPD衬底阻值的结构中的电感200是包围多个芯片单元100，并与所述芯片单元相隔离，如图3所示，采用此种方法同样能够提高电感的Q值。
本实施例提出的监测IPD衬底阻值的结构其余均与实施例一中相同，具体的请参考实施例一，在此不再赘述。
综上，在本发明实施例提供的监测IPD衬底阻值的结构中，利用横向和竖向切割道形成电感，使电感包围芯片单元，能够在不增加切割道面积及影响客户产品的情况下，增加电感所包围的面积，从而提高形成电感的Q值，进而提高IPD衬底阻值的监控精度。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (5)

1.一种监测IPD衬底阻值的结构，包括多个芯片单元和至少一个电感，其中，所述芯片单元之间形成横向及竖向切割道，电感同时形成于所述横向及竖向切割道上，所述电感包围所述芯片单元，并与所述芯片单元电学隔离。
2.如权利要求1所述的监测IPD衬底阻值的结构，其特征在于，所述电感包围一个所述芯片单元。
3.如权利要求1所述的监测IPD衬底阻值的结构，其特征在于，所述电感包围多个所述芯片单元。
4.如权利要求1所述的监测IPD衬底阻值的结构，其特征在于，所述电感为平面螺旋线圈。
5.如权利要求4所述的监测IPD衬底阻值的结构，其特征在于，所述电感为正方形或者长方形。
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