CN101179063A

CN101179063A - 电感器的布局及其制造方法

Info

Publication number: CN101179063A
Application number: CNA2006101435970A
Authority: CN
Inventors: 许村来; 陈筱青; 吕学士; 张仁忠; 许家荣
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2006-11-09
Filing date: 2006-11-09
Publication date: 2008-05-14

Abstract

一种电感器的布局及其制造方法。此电感器的布局包括基底以及导电路径。前述基底包括至少一有源区域，其中该有源区域包括至少一电路。导电路径配置基底上方，并且沿着有源区域边缘的方向配置于有源区域边缘附近。其中导电路径的两端为电感器的两端。

Description

电感器的布局及其制造方法

技术领域

本发明涉及一种电感器，尤其涉及一种电感器的布局及其制造方法。

背景技术

电感器(inductor)是非常重要的无源元件，常被应用于射频(radiofrequency，RF)电路、压控振荡器(voltage controlled oscillator，VCO)、低噪放大器(low noise amplifier，LNA)或是功率放大器(power amplifier，PA)等。例如无线通讯系统，很明显地将电感器整合于单一芯片中是最佳解决方案。受惠于半导体技术的进步，利用互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)工艺，整合于芯片中的电感器在GHz频带的应用上可以具有适当的品质因数Q(例如8～10)。然而，现有技术的电感器布局必需占用大量芯片面积(大约0.3mm×0.3mm)，因此不利于高密度整合的应用。

图1是一种压控振荡器的电路图。压控振荡器100包括电阻器141、P型晶体管131与132、二极管121与122、电容器111、112、113与114、电感器101与102等。依据电板(pad)BV的偏压电压(bias voltage)，压控振荡器100决定其输出电板OUT+与OUT-所输出信号的振荡频率。图2是说明以现有技术实施图1压控振荡器100的布局图。请同时参考图1与图2，在此仅强调其布局方式，而不赘述其元件连接关系。由图2可以很清楚看出，单单电感器101与102的布局面积就比电阻器141、P型晶体管131与132、二极管121与122、电容器111～114的布局面积总和还大。由于电感器101与102必需占用大量芯片面积，导致集成电路成本增加。

高密度电路设计向来要求占用最小芯片面积，以降低生产成本。为了使芯片面积最小化，同时又要提高电感器的Q值，因此现有技术(例如美国专利公告号US6455885、US6459135等)以集成电路后段工艺在集成电路上方形成一个具有厚介电层(通常为多晶硫亚氨)的电感器。然而，其需要特殊后段工艺才能形成电感器，且增加额外的成本与生产复杂度。

另外，美国专利公告号US6518165专利案揭露一种电感器的布局。此现有技术将电感器配置于电路区域(circuit area)上方，藉以节省芯片面积。由于此现有技术将电感器的线圈重叠于电路区域上方，因此电感器的信号与电路区域中的信号将不可避免地相互耦合。为了改善此一耦合效应，US6518165专利案采用特殊工艺方式，把电感器的下方的介电物质完全掏空，并尽可能地将电感器抬高以远离电路区域。然而，本领域技术人员均知，此现有技术虽可以节省芯片面积，但是其必须以特殊工艺来形成电感器。此现有技术会增加额外的成本与生产复杂度，对于产业利用而言此现有技术并不实用。

发明内容

本发明的目的就是提供一种电感器的布局，可以应用于任何标准工艺，同时可以节省芯片面积。

本发明的再一目的是提供一种电感器的制造方法，在不增加额外的成本与生产复杂度的前提下，达到节省电感器所占芯片面积的功效。

基于上述及其他目的，本发明提出一种电感器的布局，包括基底以及导电路径。前述基底包括至少一有源区域，其中该有源区域包括至少一电路。导电路径配置基底上方，并且沿着有源区域边缘的方向配置于有源区域边缘附近。其中导电路径的两端为电感器的两端。

从另一观点来看，本发明提出一种电感器的制造方法，包括下述步骤。首先于基底形成至少一有源区域，其中该有源区域包括至少一电路。然后于基底上方，沿着有源区域边缘的方向，以及于有源区域边缘附近，形成导电路径，其中导电路径的两端为电感器的两端。

依照本发明的优选实施例，上述的导电路径围绕该有源区域而成单圈线圈。

依照本发明的优选实施例，上述的导电路径围绕该有源区域而成多圈线圈。

依照本发明的优选实施例，上述的导电路径被配置于一导电层中，该导电层位于该基底上方。该导电层可以是最上层金属层(top metal layer)。

依照本发明的优选实施例，上述的导电路径被配置于多个导电层中，该些导电层位于该基底上方。

依照本发明的优选实施例，上述还包括形成至少一遮蔽层(shieldinglayer)，其中该遮蔽层配置于该电感器与该基底之间。

本发明因沿着有源区域边缘的方向，将电感器的导电路径配置于有源区域边缘附近，因此可以在不增加额外的成本与生产复杂度的前提下，以任何标准工艺形成电感器的布局，达到节省电感器所占芯片面积的功效。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1是一种压控振荡器的电路图；

图2是说明以现有技术实施图1压控振荡器的布局图；

图3A是依照本发明实施例说明电感器布局的立体图；

图3B是依照本发明实施例说明电感器布局的俯视图；

图4是依照本发明实施例说明图3A所示压控振荡器布局的控制电压-输出频率特性图；

图5是依照本发明实施例说明图3A所示压控振荡器布局的位移-相位杂音特性图；

图6A是依照本发明说明电感器布局的另一实施例；

图6B是依照本发明说明电感器布局的另一实施例；

图6C是依照本发明说明电感器布局的另一实施例；

图7A是依照本发明说明电感器布局的另一实施例；

图7B是依照本发明说明电感器布局的另一实施例。

主要元件符号说明

100：压控振荡器

101、102：电感器

111、112、113、114：电容器

121、122：二极管

131、132：P型晶体管

141：电阻器

300：基底

610、710：有源区域

620、720：电感器

BV：偏压电压电板

OUT+、OUT-：输出电板

具体实施方式

以下诸实施例将以图1的压控振荡器100为例，说明本发明应用于压控振荡器100的功效。本领域技术人员当可依据本发明的精神以及下述诸实施例的教示或建议，而将本发明应用于其他任何需要电感器的集成电路中。

于图1的压控振荡器100中，交互耦接的P型晶体管131与132被用来产生负反馈以维持稳定振荡。取代晶体管电流源的多晶硅电阻器141被用来定义尾电流(tail current)。电感器101、102以及电容器111～114可以决定压控振荡器100的振荡频率。

图3A是依照本发明实施例说明电感器布局的立体图。图3B是依照本发明实施例说明电感器布局的俯视图。为了与现有技术相比较，本实施例将压控振荡器100中电阻器141、P型晶体管131与132、二极管121与122、电容器111～114的布局维持与图2相同。

请同时参照图3A与图3B，基底300包括至少一有源区域，其中该有源区域包括由电阻器141、晶体管131与132、二极管121与122、电容器111～114、电板BV、OUT+与OUT-所构成的电路。电感器101的导电路径沿着前述有源区域边缘的方向而配置于有源区域左侧边缘附近。电感器102的布局相似于电感器101，电感器102的导电路径亦沿着前述有源区域边缘的方向，而配置于有源区域右侧边缘附近。

图4是依照本发明实施例说明图3A所示压控振荡器布局的控制电压-输出频率特性图。此图是使图3A的压控振荡器操作在2.4V所量测绘制而成。请同时参照图1、图3A与图4，此测量过程将电板(pad)BV的偏压电压(bias voltage)操作于0V～2.4V之间。可以从图中清楚看出，图3A压控振荡器的输出电板OUT+与OUT-所输出的振荡频率可以操作于4519MHz～5019MHz之间，此结果可以满足无线区域网路(例如802.11b/g)所需频带4824MHz～4960MHz。

图5是依照本发明实施例说明图3A所示压控振荡器布局的位移-相位杂音特性图。请同时参照图1、图3A与图5，假定输出电板OUT+与OUT-所输出的振荡频率为4945.7MHz，图3A的电感器将于600kHz与1MHz的位移(offset)条件下分别获得-118.5dBc/Hz与-124.6dBc/Hz相位杂音(phasenoise)。此结果可以满足无线区域网路(例如802.11b/g)所要求的相位杂音规格(如图5所示)。

以下将本实施例与现有技术进行比较，请参照表1。为了能公平地比较出本实施例与现有技术的优劣，以下将以“优势数值”(figure-of-merit，以下称FOM)作为频率与功率消耗的综合性评比指标。FOM的计算式如下：

FOM = 10 \log [P_{\sup} \cdot {(\frac{f_{off}}{f_{0}})}^{2}] + L {f_{off}}

其中L{f_off}表示在输出频率为f_O且位移频率为f_off的条件下SSB相位杂音量测，而P_sup表示压控振荡器的功率消耗(单位为mW)。

表1：

应用本发明实施例电感器布局的压控振荡器与现有技术的压控振荡器的特性比较表

	振荡频率(MHz)	相位杂音(dBc/Hz)	调整范围(％)	FOM(dBc/Hz)	芯片面积(mm²)
	振荡频率(MHz)	相位杂音(dBc/Hz)	调整范围(％)	FOM(dBc/Hz)	芯片面积(mm²)	本实施例	4.9	-124.6	10.5	-184.7	0.224
文献1	5.6	-116.7	11.3	-184.0	0.392	本实施例	4.9	-124.6	10.5	-184.7	0.224
文献1	5.6	-116.7	11.3	-184.0	0.392	文献2	5.3	-126.0	3.8	-188.2	0.705
文献3	4.0	-117.0	13.0	-180.3	0.500	文献2	5.3	-126.0	3.8	-188.2	0.705

上述表1中，“文献1”为2004年“RFIC Symposium”第127-130页所发表的“A 5GHz transformer-coupled CMOS VCO using bias-level shiftingtechnique”论文，“文献2”为2002年“RFIC Symposium”第93-96页所发表的“High performance SOI and bulk CMOS 5GHz VCOs”论文，“文献3”为电机电子工程师协会(IEEE，Institute of Electrical and Electronic Engineers)于2002年7月固态电路会刊第37卷第7期第953至958页(Solid-stateCircuits，VOL.37，NO.7，PP.953-958)所发表的“Influence of novel MOSvaractors on the performance of a fully integrated UMTS VCO in standard0.25-um CMOS technology”论文。从表1可以看出，应用本实施例电感器布局的压控振荡器的效能与现有技术相当(甚至优于现有技术)，然而本实施例所占芯片面积却是最小的。

请同时参照图3A与图3B，设计者可视其需求，选择性地将有源区域中的敏感元件配置于有源区域边缘，以改善耦合效应。例如，本实施例将晶体管131与132、二极管121与122等有源元件配置于有源区域的下侧边缘处(靠近电感器101与102的导电路径)。

另外，设计者可视其需求，选择性地将遮蔽层(shielding layer)配置于电感器与基底之间，以改善耦合效应。前述遮蔽层(未绘示)可以依照晶片厂的标准设计规则而配置。为避免产生寄生电容，本实施例亦可允许设计者免除前述遮蔽层。

压控振荡器100的振荡频率是由电感器101、102的电感值以及电容器111～114的电容值所决定。于本实施例中，设计者可视其需求而先决定电感器101、102的布局(即决定电感值)，然后依据已确定的电感值以及目标频率而决定电容器111～114的电容值(即决定电容器111～114的面积)。因此，本实施例还具有使电路设计更富弹性的效果。

前述实施例中虽沿着前述有源区域边缘的方向，而将电感器101与102的导电路径分别配置于有源区域左侧边缘附近以及右侧边缘附近，但其只是本发明的实施范例之一。本发明的电感器布局方式不应被限制于此。设计者亦可以将电感器的导电路径围绕有源区域而成单圈线圈。图6A是依照本发明说明电感器布局的另一实施例。于图6A中电感器620的导电路径围绕有源区域610而成单圈线圈。电感器620的导电路径沿着有源区域610边缘的方向，而被配置于有源区域610边缘附近。

设计者可视其需求而决定电感器620的导电路径是否邻接有源区域610边缘，或者决定是否将电感器620的部分(或全部)导电路径叠覆于有源区域610边缘内侧。图6B是依照本发明说明电感器布局的另一实施例。于图6B中，电感器620的导电路径依然围绕有源区域610而成单圈线圈，且电感器620的导电路径依然沿着有源区域610边缘的方向而被配置于有源区域610边缘附近。与图6A不同的是，图6B中电感器620的导电路径有部分导电路径叠覆在有源区域610边缘内侧。图6C是依照本发明说明电感器布局的另一实施例。于图6C中，电感器620的导电路径依然沿着有源区域610边缘的方向而被配置于有源区域610边缘附近。与图6A、6B不同的是，图6C中电感器620的导电路径全部叠覆在有源区域610边缘内侧。

上述诸实施例所示电感器的导电路径可以被配置于单一导电层中，例如将单圈线圈电感器的全部导电路径配置于最上层金属层(top metallayer)中。设计者可视其需求而将电感器的导电路径配置于多个导电层中。

设计者可以视其需求，将电感器的导电路径围绕有源区域而成多圈线圈。图7A是依照本发明说明电感器布局的另一实施例。于图7A中电感器720的导电路径沿着有源区域710边缘的方向，于有源区域710边缘附近围绕有源区域710而成多圈线圈(图中以二圈代表之)。图7A中电感器720的导电路径有部分导电路径叠覆在有源区域710边缘内侧。

设计者可视其需求而将电感器620的导电路径全部配置于有源区域710外。图7B是依照本发明说明电感器布局的另一实施例。于图7B中，电感器720的导电路径依然围绕有源区域610而成多圈线圈，且电感器720的导电路径依然沿着有源区域710边缘的方向而被配置于有源区域710边缘附近。与图7A不同的是，图7B中电感器720的导电路径全部在有源区域710外侧。

上述诸实施例所示多圈线圈电感器的导电路径可以被配置于单一导电层中，例如将电感器的全部导电路径配置于最上层金属层(top metallayer)中。设计者可视其需求而将电感器的导电路径配置于多个导电层中。

依照本发明的精神，在此提供一种电感器的制造方法实施范例。此电感器的制造方法包括：于基底形成至少一有源区域，其中该有源区域包括至少一电路；于基底上方形成一遮蔽层(shielding layer)；以及于基底上方沿着有源区域边缘的方向，以及于有源区域边缘附近，形成导电路径。其中，该导电路径的两端为电感器的两端，而该遮蔽层配置于电感器与基底之间。前述导电路径可以围绕有源区域而成单圈线圈，或者前述导电路径可以围绕有源区域而成多圈线圈。此导电路径可以全部配置于单一导电层(位于基底上方)中，亦可以被配置于多个导电层中。前述导电层可以是最上层金属层(top metal layer)，或是其他金属层或多晶硅层等。前述遮蔽层可以依照晶片厂的标准设计规则而配置的。此配置于该电感器与该基底之间的遮蔽层被用来改善耦合效应，设计者可视其需求而选择性地免除前述遮蔽层相关步骤。

综上所述，本发明因沿着有源区域边缘的方向，将电感器的导电路径配置于有源区域边缘附近，因此可以在不增加额外的成本与生产复杂度的前提下，以任何标准工艺形成电感器的布局，达到节省电感器所占芯片面积的功效。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims

1.一种电感器的布局，包括：

基底，其包括至少一有源区域，其中该有源区域包括至少一电路；以及

导电路径，配置该基底上方，以及沿着该有源区域边缘的方向配置于该有源区域边缘附近，其中该导电路径的两端为该电感器的两端。

2.如权利要求1所述电感器的布局，其中该导电路径围绕该有源区域而成单圈线圈。

3.如权利要求1所述电感器的布局，其中该导电路径围绕该有源区域而成多圈线圈。

4.如权利要求1所述电感器的布局，其中该导电路径被配置于导电层中，该导电层位于该基底上方。

5.如权利要求4所述电感器的布局，其中该导电层为最上层金属层。

6.如权利要求1所述电感器的布局，其中该导电路径被配置于多个导电层中，该些导电层位于该基底上方。

7.如权利要求1所述电感器的布局，还包括至少一遮蔽层，其中该遮蔽层配置于该电感器与该基底之间。

8.一种电感器的制造方法，包括：

于基底形成至少一有源区域，其中该有源区域包括至少一电路；以及

于该基底上方，沿着该有源区域边缘的方向，以及于该有源区域边缘附近，形成导电路径，其中该导电路径的两端为该电感器的两端。

9.如权利要求8所述电感器的制造方法，其中该导电路径围绕该有源区域而成单圈线圈。

10.如权利要求8所述电感器的制造方法，其中该导电路径围绕该有源区域而成多圈线圈。

11.如权利要求8所述电感器的制造方法，其中该导电路径被配置于导电层中，该导电层位于该基底上方。

12.如权利要求11所述电感器的制造方法，其中该导电层为最上层金属层。

13.如权利要求8所述电感器的制造方法，其中该导电路径被配置于多个导电层中，该些导电层位于该基底上方。

14.如权利要求8所述电感器的制造方法，还包括：

形成遮蔽层，其中该遮蔽层配置于该电感器与该基底之间。