CN103856204A - 集成电路及其启动方法和电压选择电路 - Google Patents
集成电路及其启动方法和电压选择电路 Download PDFInfo
- Publication number
- CN103856204A CN103856204A CN201210518319.4A CN201210518319A CN103856204A CN 103856204 A CN103856204 A CN 103856204A CN 201210518319 A CN201210518319 A CN 201210518319A CN 103856204 A CN103856204 A CN 103856204A
- Authority
- CN
- China
- Prior art keywords
- voltage
- transistor
- territory
- coupled
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及用于在具有多个电压域的集成电路(IC)启动期间防止本体漏电流的方法和电路。该电路包括：第一电压域，可操作以建立第一域电压；第二电压域，可操作以建立第二域电压；以及电压选择电路，可操作以将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者输出作为所述第二电压域的体电压。从而即使在第一电压域先于第二电压域启动的情况下也不会发生漏电流。
Description
技术领域
本发明的实施方式涉及集成电路领域，更具体地，涉及一种用于在具有多个电压域的集成电路(IC)启动期间防止本体漏电流的方法和电路。
背景技术
随着集成电路的高速发展，电源管理IC在电子设备中的使用越来越广泛，起着电能变换、分配、检测及其他电能管理的作用。考虑到电能需要变换的跨度通常很大，一般而言，在电源IC中存在多个不同的电压域(Voltage domain)，各个电压域工作在不同的电源电压(在此也称为域电压)下，按照时间先后顺序建立并用于实现电能的分级管理。
例如，手机充电器是一种常见的电源管理IC。一种常用的手机充电器连接于220V的市电和手机之间，用于将220V的交流电变换成适于为手机充电的5V直流电。这种手机充电器通常包括两个电压域，由先建立的第一电压域将220V的交流电变换成24V的直流电，再由后建立的第二电压域将24V的直流电变换成5V的直流电，该5V的直流电输出给手机用于进行充电。
在各个电压域的启动过程中，如果较早启动的电压域中生成的信号(例如在较迟启动的电压域尚未完全启动之前)流入到较迟启动的电压域中(源极或漏极)，则在该信号流入的源极(或漏极)与本体(bulk)之间往往存在漏电流(leakage current)。这将在IC中造成严重的问题。
发明内容
为了解决现有技术中存在的上述问题，本说明书提出如下方案。
根据本发明的第一方面，提供一种集成电路，包括：第一电压域，可操作以建立第一域电压；第二电压域，可操作以建立第二域电压；以及电压选择电路，可操作以将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者输出作为所述第二电压域的体电压。
在一个实施方式中，所述第一电压域先于所述第二电压域启动。
在一个实施方式中，所述第二电压域中包括一个或多个晶体管，并且所述第二电压域通过所述晶体管中的一个耦合到所述第一电压域。在优选实施方式中，其中所述第二电压域通过所述晶体管中的一个的源极或漏极耦合到所述第一电压域。
在一个实施方式中，所述电压选择电路包括：第一晶体管和第二晶体管，其中所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极，其中所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极；以及其中所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
在一个实施方式中，所述一个或多个晶体管、所述第一晶体管和所述第二晶体管中的一个或多个为PMOS晶体管。
根据本发明的第二方面，提供一种集成电路启动方法，包括：为所述集成电路中的第一电压域和第二电压域分别或同时建立第一域电压和第二域电压；以及将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者提供作为所述第二电压域的体电压。
在一个实施方式中，所述第一域电压先于所述第二域电压得以建立。
在一个实施方式中，还包括通过一个或多个晶体管从所述第一电压域向所述第二电压域提供信号。在优选实施方式中，其中所述晶体管中的一个的源极或漏极耦合到所述第一电压域。
在一个实施方式中，其中将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者提供作为所述第二电压域的体电压是通过电压选择电路实现的，所述电压选择电路包括：第一晶体管和第二晶体管，所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极，所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极，并且所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
在一个实施方式中，其中所述一个或多个晶体管、所述第一晶体管以及所述第二晶体管中的一个或多个为PMOS晶体管。
根据本发明的第三方面，提供一种电压选择电路，包括：第一晶体管和第二晶体管；其中所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极；其中所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极；以及其中所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
在一个实施方式中，所述第一晶体管和/或所述第二晶体管为PMOS晶体管。
附图说明
结合附图并参考以下详细说明，本发明各实施方式的特征、优点及其他方面将变得更加明显。
图1是示出了现有的电源管理IC 100的示意图。
图2是示出了根据本发明示例性实施方式的、用于防止漏电流的集成电路200示意图。
图3是示出了根据本发明示例性实施方式的、用于防止漏电流的电压选择电路300的示意图。
具体实施方式
下面将参考若干示例性实施方式来描述本发明的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本发明，而并非以任何方式限制本发明的范围。
图1是示出了现有的电源管理IC 100的示意图。图1示意性地图示了两个电压域D1和D2。如图1所示，D2通过一个晶体管(图1中示出为PMOS晶体管，但不作为对本发明的限制)作为接口，耦合到D1。具体地，来自D1的信号输入到D2中作为接口的晶体管的源极(图1中示出为源极，但完全可能连接到漏极)，该晶体管的漏极再输出供第二电压域中其他器件使用的电压。
在该图1中，D2的PMOS晶体管的N型本体(bulk)连接一个内部电源，该内部电源的输出电压是vdd_lpd。当PMOS晶体管的N型本体接高电位，P型源极接低电位时，不会发生栓锁。然而，由于D1先于D2启动，所以有可能在D2的内部电源尚未建立就绪时，D1的输出信号就到达了D2的PMOS晶体管的源极。这时，因为D2的内部电源还没有建立好，所以PMOS晶体管的N型本体接低电位，P型源极接高电位，于是在源极和本体之间会出现漏电流，如图1中弧线箭头所指示的。该漏电流会导致电源管理IC出现严重错误，从而严重影响集成电路的可靠性。
为了解决上述漏电流问题，以下参照图2进行说明。图2是示出了根据本发明示例性实施方式的、用于防止漏电流的集成电路200示意图。
如图2所示，集成电路200包括电压域D1、电压域D2以及电压选择电路。D1可操作以建立电源电压V1(在此也称为第一域电压)，D2可操作以建立电源电压V2(在此也称为第二域电压)。电压域D1和D2可以相互耦合。在图2所图示的示例中，耦合方式为D2通过其中包括的多个晶体管中的一个晶体管耦合到D1。并且更为优选的是，通过其中的一个PMOS晶体管T的源极(图2中示出为源极，然而也可以是漏极)耦合到D1.本领域技术人员应理解，这种耦合方式仅是优选的，并不排除本领域的其它耦合方式。
电压选择电路的两个输入端子a和b分别耦合到建立中的或已经建立的V1和V2，并且其的输出端子耦合到D2的本体，以将从输入端子a和b中接收的电压中较大的电压输出作为D2的体电压。
在图2所示出的集成电路200中，由于D2的体电压总是D1的电源电压V1以及D2的电源电压V2中较大的一个，因此即使在D1先于D2启动的情形下，与D1相耦合的晶体管T的源极(或者漏极)的电位必然低于晶体管T的体电位，因而防止了漏电流的发生。
以上图示了根据本发明的用于防止漏电流现象的集成电路。除此之外，本发明还提供了一种实现对输入电压进行选择的电压选择电路的实现方式。参照图3具体进行说明。
图3是示出了根据本发明示例性实施方式的、用于防止漏电流的电压选择电路300的示意图。如图3所示，该电压选择电路300包括晶体管T1和晶体管T2，其中晶体管T1的源极(例如经由端子a)耦合到第一电压，晶体管T2的源极(例如经由端子b)耦合到第二电压，T1的栅极(例如经由端子b)耦合到第二电压，而T2的栅极(例如经由端子a)耦合到第一电压。T1和T2的漏极以及本体耦合在一起并提供电压输出，例如图3中的vb_max。
如果希望该电压选择电路300的输出是第一电压和第二电压中较大者的情况下，可以将晶体管T1和T2选取为PMOS管。这样，例如在第一电压高于第二电压的情况下，晶体管T1导通，vb_max输出的是从端子a接收的第一电压。
如图3所示的电压选择电路300可以应用于如图2所示的电路200中。只需将电压选择电路300的端子a和b分别接第一域电压和第二域电压即可。然而，本领域技术人员应理解，图2中的电压选择电路除可采用电路300的实现方式之外，完全可以采用现有技术中的其它任何对电压进行选择的电路加以实现，本发明在此方面不受限制。
此外，本发明还提供一种集成电路启动方法，包括：为所述集成电路中的第一电压域和第二电压域分别或同时建立第一域电压和第二域电压；以及将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者提供作为所述第二电压域的体电压。
在本发明的一种实现中，在集成电路的启动期间，其中所述第一域电压先于所述第二域电压得以建立。
在本发明的一种实现中，还包括通过一个或多个晶体管从所述第一电压域向所述第二电压域提供信号。在优选实现中，所述晶体管中的一个的源极或漏极耦合到所述第一电压域。
在本发明的一种实现中，其中将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者提供作为所述第二电压域的体电压是通过电压选择电路实现的，所述电压选择电路包括：第一晶体管和第二晶体管，所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极，所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极，并且所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
在本发明的一种实现中，所述一个或多个晶体管、所述第一晶体管以及所述第二晶体管中的一个或多个为PMOS晶体管。
上文已经结合若干具体实施方式阐释了本发明的精神和原理。根据本发明的实施方式，可以使得用户在获得某一图片时简单容易找到重要的信息(即关键信息)，并且仅通过简单的点击该关键信息即可获得与之相关的进一步详细信息，简化了用户的操作并加快了操作的速度。
应当注意，本发明的实施方式可以通过硬件、软件或者软件和硬件的结合来实现。硬件部分可以利用专用逻辑来实现；软件部分可以存储在存储器中，由适当的指令执行系统，例如微处理器或者专用设计硬件来执行。本领域的普通技术人员可以理解上述的设备和方法可以使用计算机可执行指令和/或包含在处理器控制代码中来实现，例如在诸如磁盘、CD或DVD-ROM的载体介质、诸如只读存储器(固件)的可编程的存储器或者诸如光学或电子信号载体的数据载体上提供了这样的代码。本发明的设备及其模块可以由诸如超大规模集成电路或门阵列、诸如逻辑芯片、晶体管等的半导体、或者诸如现场可编程门阵列、可编程逻辑设备等的可编程硬件设备的硬件电路实现，也可以用由各种类型的处理器执行的软件实现，也可以由上述硬件电路和软件的结合例如固件来实现。
应当注意，尽管在上文详细描述中提及了设备的若干装置或子装置，但是这种划分仅仅并非强制性的。实际上，根据本发明的实施方式，上文描述的两个或更多装置的特征和功能可以在一个装置中具体化。反之，上文描述的一个装置的特征和功能可以进一步划分为由多个装置来具体化。
虽然已经参考若干具体实施方式描述了本发明，但是应该理解，本发明并不限于所公开的具体实施方式。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。所附权利要求的范围符合最宽泛的解释，从而包含所有这样的修改及等同结构和功能。
Claims (14)
1.一种集成电路，包括：
第一电压域，可操作以建立第一域电压；
第二电压域，可操作以建立第二域电压；以及
电压选择电路，可操作以将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者输出作为所述第二电压域的体电压。
2.根据权利要求1所述的电路，其中所述第一电压域先于所述第二电压域启动。
3.根据权利要求1所述的电路，其中，所述第二电压域中包括一个或多个晶体管，并且所述第二电压域通过所述晶体管中的一个耦合到所述第一电压域。
4.根据权利要求3所述的电路，其中所述第二电压域通过所述晶体管中的一个的源极或漏极耦合到所述第一电压域。
5.根据权利要求1所述的电路，其中，所述电压选择电路包括第一晶体管和第二晶体管，
其中所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极，
其中所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极；以及
其中所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
6.根据权利要求3或4或5所述的电路，其中所述一个或多个晶体管、所述第一晶体管和所述第二晶体管中的一个或多个为PMOS晶体管。
7.一种集成电路启动方法，包括：
为所述集成电路中的第一电压域和第二电压域分别或同时建立第一域电压和第二域电压；以及
将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者提供作为所述第二电压域的体电压。
8.根据权利要求7所述的方法，其中所述第一域电压先于所述第二域电压得以建立。
9.根据权利要求7所述的方法，还包括通过一个或多个晶体管从所述第一电压域向所述第二电压域提供信号。
10.根据权利要求9所述的方法，其中所述晶体管中的一个的源极或漏极耦合到所述第一电压域。
11.根据权利要求7所述的方法，其中将建立中的或已经建立的所述第一域电压和建立中的或已经建立的所述第二域电压中的较大者提供作为所述第二电压域的体电压是通过电压选择电路实现的，所述电压选择电路包括：第一晶体管和第二晶体管，所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极，所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极，并且所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
12.根据权利要求9或10或11所述的方法，其中所述一个或多个晶体管、所述第一晶体管以及所述第二晶体管中的一个或多个为PMOS晶体管。
13.一种电压选择电路，包括：第一晶体管和第二晶体管；
其中所述第一晶体管的源极耦合到所述电压选择电路的第一输入端，所述第一晶体管的栅极耦合到所述第二晶体管的源极；
其中所述第二晶体管的源极耦合到所述电压选择电路的第二输入端，所述第二晶体管的栅极耦合到所述第一晶体管的源极；以及
其中所述第一晶体管的漏极和本体与所述第二晶体管的漏极和本体耦合到所述电压选择电路的输出端。
14.根据权利要求13所述的电路，其中所述第一晶体管和/或所述第二晶体管为PMOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210518319.4A CN103856204A (zh) | 2012-12-05 | 2012-12-05 | 集成电路及其启动方法和电压选择电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210518319.4A CN103856204A (zh) | 2012-12-05 | 2012-12-05 | 集成电路及其启动方法和电压选择电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103856204A true CN103856204A (zh) | 2014-06-11 |
Family
ID=50863471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210518319.4A Pending CN103856204A (zh) | 2012-12-05 | 2012-12-05 | 集成电路及其启动方法和电压选择电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103856204A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104868906A (zh) * | 2015-05-26 | 2015-08-26 | 施文斌 | 集成电路和电压选择电路 |
| CN106487209A (zh) * | 2015-08-27 | 2017-03-08 | 苏州冉芯电子科技有限公司 | 一种电源设计中多电源域选择的方法 |
| CN107809233A (zh) * | 2017-09-29 | 2018-03-16 | 上海华虹宏力半导体制造有限公司 | 接口单元输入电路 |
| CN109450436A (zh) * | 2018-12-29 | 2019-03-08 | 上海艾为电子技术股份有限公司 | 一种信号传输管的驱动电路和电平转换电路 |
-
2012
- 2012-12-05 CN CN201210518319.4A patent/CN103856204A/zh active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104868906A (zh) * | 2015-05-26 | 2015-08-26 | 施文斌 | 集成电路和电压选择电路 |
| CN106487209A (zh) * | 2015-08-27 | 2017-03-08 | 苏州冉芯电子科技有限公司 | 一种电源设计中多电源域选择的方法 |
| CN107809233A (zh) * | 2017-09-29 | 2018-03-16 | 上海华虹宏力半导体制造有限公司 | 接口单元输入电路 |
| CN107809233B (zh) * | 2017-09-29 | 2021-08-20 | 上海华虹宏力半导体制造有限公司 | 接口单元输入电路 |
| CN109450436A (zh) * | 2018-12-29 | 2019-03-08 | 上海艾为电子技术股份有限公司 | 一种信号传输管的驱动电路和电平转换电路 |
| CN109450436B (zh) * | 2018-12-29 | 2024-02-09 | 上海艾为电子技术股份有限公司 | 一种信号传输管的驱动电路和电平转换电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI556235B (zh) | 使用電阻性記憶體具有保存能力的記憶胞 | |
| CN106341106B (zh) | 双重采样状态保持触发器 | |
| KR101910439B1 (ko) | 고 전압 허용 워드-라인 구동기 | |
| CN102349236B (zh) | 电力闩锁 | |
| JP2005537768A (ja) | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 | |
| US10491217B2 (en) | Low-power clock gate circuit | |
| CN103856204A (zh) | 集成电路及其启动方法和电压选择电路 | |
| US20160092170A1 (en) | Low area full adder with shared transistors | |
| CN103348304A (zh) | 用于低功率待机模式控制电路的机制 | |
| US20130151228A1 (en) | Power consumption prediction method for clock gating integrated circuit devices | |
| JP2020129425A (ja) | ランダム・アクセス・メモリ及び関連する回路、方法及びシステム | |
| US10262722B2 (en) | Fail-safe input/output (IO) circuit | |
| US10996709B2 (en) | Low power clock gate circuit | |
| US20080001628A1 (en) | Level conversion circuit | |
| CN104168012A (zh) | 电压电平转换器和实现其的系统 | |
| CN203193606U (zh) | 集成电路和电压选择电路 | |
| CN104205650B (zh) | 基于反相器和开关电容器的静噪检测器装置和方法 | |
| US8816720B2 (en) | Single power supply logic level shifter circuit | |
| ur Rahman et al. | Quasi-resonant clocking: Continuous voltage-frequency scalable resonant clocking system for dynamic voltage-frequency scaling systems | |
| US11757434B2 (en) | High performance fast Mux-D scan flip-flop | |
| CN203086436U (zh) | 集成电路 | |
| CN104868906A (zh) | 集成电路和电压选择电路 | |
| KR101171679B1 (ko) | 저누설 전력 검출 회로, 검출 시스템 및 검출 방법 | |
| CN107731257B (zh) | 一种数据恢复电路及具备数据恢复功能的装置 | |
| CN104734685A (zh) | 集成电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140611 |
|
| WD01 | Invention patent application deemed withdrawn after publication |